专利汇可以提供集成电路时钟树综合优化方法专利检索,专利查询,专利分析的服务。并且本 发明 涉及集成 电路 设计行业自动化EDA技术领域,提供了一种集成电路 时钟树 综合优化方法,包括以下步骤:S1.预设时钟树约束文件中的参数;S2.根据参数自动生成线路布局;S3.调整线路布局中寄存器的 位置 ,使时钟源到每一个寄存器的布线长度之间的差值位于预设范围之内;S4.在时钟 信号 源处设置若干驱动单元,用于驱动时钟树的负载;S5.替换驱动单元,使每一个驱动单元的驱 动能 力 相同。通过这种设计,对集成电路后端设计过程中最重要的时钟树综合设计环节进行了设计顺序的标准化,使其具有良好的通用性,从而降低了后端环节的设计 门 槛 ,降低了人力成本,提高设计效率,保证了设计 质量 。,下面是集成电路时钟树综合优化方法专利的具体信息内容。
1.一种集成电路时钟树综合优化方法,其特征在于,包括以下步骤:
S1.预设时钟树约束文件中的参数;
S2.根据所述参数自动生成线路布局;
S3.调整所述线路布局中寄存器的位置,使时钟源到每一个寄存器的布线长度之间的差值位于预设范围之内;
S4.在时钟信号源处设置若干驱动单元,用于驱动时钟树的负载;
S5.替换所述驱动单元,使每一个所述驱动单元的驱动能力相同。
2.根据权利要求1所述的集成电路时钟树综合优化方法,其特征在于,所述参数包括缓冲器类型、时钟偏移的目标值、最大时延、最小时延、最大扇出和时钟树布线规则。
3.根据权利要求2所述的集成电路时钟树综合优化方法,其特征在于,所述缓冲器为X4的缓冲器。
4.根据权利要求1所述的集成电路时钟树综合优化方法,其特征在于,在步骤S3中,所述预设范围为20至40个微单元。
5.根据权利要求1所述的集成电路时钟树综合优化方法,其特征在于,在步骤S4中,所述驱动单元为X6或X8的驱动单元。
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