技术领域
[0001] 本
发明涉及平面显示器的技术领域，尤其涉及一种针对以
硅芯片为
基板的微型显示器的高速传输
电路。
背景技术
[0002] 传统的以硅芯片为基板的微型显示器大多采用基于模拟
电压幅度的传输接口(如VGA接口、AV接口等)或基于数字逻辑电平的传输接口(如数字RGB接口等)，数据传输速度受到限制。常规平板显示器采用DVI、HDMI、Display Port、MIPI等接口，需要专用编解码芯片。以
半导体硅芯片为基板的微型显示器需要将接口电路集成到半导体硅芯片基板中，常规平板显示器所采用的专用编解码芯片由于工艺兼容性等问题不适用于以硅芯片为基板的微型显示器。为支持更高的显示
分辨率和刷新速率，以硅芯片为基板的微型显示器采用LVDS接口，存在接口配置不灵活、低压差分传输时钟
频率较高、
信号同步功能不稳定的缺点，且仅支持按
像素点传输的显示驱动方式。
[0003] 因此，本领域的技术人员致
力于开发一种更有效的针对以硅芯片为基板的微型显示器的高速传输电路，提高接口配置灵活性、降低传输时钟频率、增加信号同步功能
稳定性，且支持多种像素传输方式。
发明内容
[0004] 有鉴于
现有技术的上述
缺陷，本发明所要解决的技术问题是如何提高接口配置灵活性、降低传输时钟频率、增加信号同步功能稳定性，且支持多种像素传输方式。
[0005] 为实现上述目的，将显示器接口信号分为像素数据、行列
控制信号、
同步信号以及
时钟信号，针对不同信号的不同特点进行传输。具体而言，本发明提供一种具有高速接口的显示装置，包括图像发生器、显示器以及连接图像发生器和显示器的低压
差分信号传输线组，(1)所述图像发生器至少包括第一低压差分接口、第二低压差分接口、第一
串并转换器、第一时钟发生器；(2)所述显示器至少包括第三低压差分接口、第四低压差分接口、第二串并转换器、第二时钟发生器、同步电路、行驱动电路、列驱动电路、像素阵列电路、发光器件，且所述第三低压差分接口、第四低压差分接口、第二串并转换器、第二时钟发生器、同步电路、行驱动电路、列驱动电路、像素阵列电路皆位于同一个包含有金属-
氧化物半导体
场效应晶体管及其互连
导线的硅芯片上，所述发光器件位于像素阵列电路的垂直上方；(3)所述
低压差分信号传输线组包括第一低压差分
信号传输线和第二低压差分信号传输线，所述第一低压差分接口和第三低压差分接口通过第一低压差分信号传输线组相连接；所述第二低压差分接口和第四低压差分接口通过第二低压差分信号传输线组相连接；(4)所述第一低压差分接口和第三低压差分接口皆包括(T+P+Q)位数据接口、T为像素数据的差分对个数、P为行列控制信号的差分对个数、Q为同步信号的差分对个数，其中，T大于或等于1、P为1或2、Q为1或0；(5)所述第一串并转换器将所述图像发生器产生的(T+P+Q)*S位并行数据转化为(T+P+Q)位串行数据并由所述第一低压差分接口输出，移位时钟由所述第一时钟发生器提供，其中，S为串并转换倍数且大于1；(6)所述第二串并转换器将所述第三低压差分接口输入的(T+P+Q)位串行数据转化为(T+P+Q)*S位并行数据，移位时钟由所述第二时钟发生器或第四低压差分接口提供；(7)所述同步电路通过同步信号将第二串并转换器输出的(T+P+Q)*S位并行数据同步到同一个时钟域；(8)所述同步电路输出像素数据和行列控制信号，行列控制信号用于控制所述行驱动电路和列驱动电路将像素数据有序写入像素阵列电路，所述像素阵列电路被配置为产生发光器件所需
电流或电压的幅度或时间占空比。
[0006] 进一步地，所述发光器件为无机发光
二极管、有机电致
发光二极管、
液晶显示器件、微机电器件或
量子点显示器件中的一种，像素点距小于20微米，所述硅芯片为一种含有金属-氧化物半导体场效应晶体管特征尺寸小于0.6微米的集成电路硅芯片。
[0007] 进一步地，连接所述图像发生器和显示器的低压差分信号传输线组中，每一对低压差分传输线均包含两个幅值相等、极性相反的高速信号，所述信号的幅值不超过+/-1.8V、摆幅不超过1V；所述第一低压差分接口和第二低压差分接口均包含了将逻辑电平信号转为差分信号的电路，所述第三低压差分接口和第四低压差分接口均包含了将差分信号转换为逻辑电平信号的电路，所述转换的方式为电流型或电压型。
[0008] 进一步地，所述第一时钟发生器和第二时钟发生器均为
锁相环，所述
锁相环的输出时钟频率和输出时钟频率之比为M/N，M和N皆为大于或等于1的整数。
[0009] 进一步地，所述第二低压差分接口的输出时钟可选择为所述第一时钟发生器的输出时钟或基准时钟；当所述第二低压差分接口的输出时钟选择为所述第一时钟发生器的输出时钟时，所述第二时钟发生器的输出时钟频率等于其输入时钟频率；当所述第二低压差分接口输出的时钟选择为基准时钟时，所述第二时钟发生器的输出时钟与输入时钟的频率倍数等于第一串并转换器或第二串并转换器的串并转换倍数S。
[0010] 进一步地，所述同步电路中的同步信号包括四种产生方式：(1)所述同步信号为第三低压差分接口中的某一组低压差分接口输出的逻辑电平信号，Q等于1；(2)所述同步信号为第四低压差分接口输出的逻辑电平信号或其逻辑取反电平信号，Q等于0；(3)所述同步信号为所述第二时钟发生器的分频输出，Q等于0；(4)所述同步信号为第三低压差分接口中某一组行列控制信号经过译码后的信号，所述译码为当该组低压差分信号出现特征码时，所述同步信号为高电平(或低电平)且其余时刻为低电平(或高电平)，或者当该组低压差分信号出现特征码时，所述同步信号发生逻辑电平改变(由高电平到低电平或由低电平到高电平)，Q等于0。
[0011] 进一步地，所述第一串并转换器包括(T+P+Q)组多路选择器，每路所述多路选择器皆包括S个信号输入端，且所述多路选择器的选择端为计数器输出，所述计数器的时钟为所述第一时钟发生器的时钟输出。
[0012] 进一步地，所述第二串并转换器包括(T+P+Q)组移位寄存器组和
相位补偿电路，所述移位寄存器的时钟具有树状结构，所述树状结构使得时钟信号源到每个所述移位寄存器的延迟满足每个移位寄存器
输入信号的建立时间和保持时间要求，所述相位补偿电路为一种可调整信号延迟时间的电路。T组用于像素数据的移位寄存器组包括S个移位寄存器，P组用于行列控制信号的移位寄存器组包括S/X个移位寄存器，P组用于行列控制信号的移位寄存器组包括S/Y个移位寄存器，X、Y、S/X、S/Y均为大于或等于1的整数。
[0013] 进一步地，所述图像发生器和显示器按像素、子场或子空间顺序传输数据；按像素传输数据时，同步信号的每个有效周期均输出1个T位像素数据和1个P位行列控制信号，所述像素数据为像素发光的灰度数据，所述行列控制信号至少包括
帧同步信号和行同步信号；按子场传输时，同步信号的每个有效周期均输出1个T位子场数据和1个P位子场行列控制信号，所述子场数据为同一个子场中相邻T位的像素数据，所述子场行列控制信号至少包括列缓存信号和行写入信号；按子空间传输时，同步信号的每个有效周期均输出1个T位子空间数据和1个P位子空间行列控制信号，所述子空间数据为同一个子空间中相邻T位的像素数据，所述子空间行列控制信号至少包括列缓存信号和子空间写入信号。
[0014] 进一步地，所述显示器包括以下功能中的至少一项：像素
亮度调整、
对比度调整、色彩
饱和度调整、
伽玛校正、图像缩放、图像格式转换、灰度抖动控制、DC-DC
控制器、低压差线性稳压器、
温度监控、
数模转换器、
模数转换器、时钟控制器、测试图案产生功能。
[0015] 本发明与现有技术相比较，具有如下显而易见的实质性特点和显著进步：
[0016] (1)针对数据信号的可扩散性需求，将像素数据分为多组可扩展的像素数据差分传输接口和传输信号组，提高接口配置灵活性；(2)在显示器端采用了灵活的可变频的时钟发生器，降低时钟信号的传输频率，提升时钟
质量，降低功耗；(3)采用可配置手段，提升了同步信号的稳定性，保证了数据传输性能；(4)支持多种传输方式，如像素传输、子场传输、子空间传输，针对不同的像素驱动方式，具有更大的适用范围。
[0017] 以下将结合
附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
[0018] 图1是本发明的一种具有高速接口的显示装置的一个较佳
实施例；
[0019] 图2是本发明的一种具有高速接口的显示装置的信号
波形一个较佳实施例；
[0020] 图3是本发明的一种具有高速接口的显示装置的信号波形另一个较佳实施例；
[0021] 图4是本发明的一种具有高速接口的显示装置的信号波形再一个较佳实施例；
[0022] 图5是本发明的一种具有高速接口的显示装置的信号波形又一个较佳实施例；
[0023] 图6是本发明的一种具有高速接口的显示装置的信号波形又一个较佳实施例；
[0024] 图7是本发明的一种具有高速接口的显示装置的信号波形又一个较佳实施例；
[0025] 图8是本发明的一种第一串并转换器114的一个较佳实施例；
[0026] 图9是本发明的一种第二串并转换器214的一个较佳实施例；
[0027] 图10是本发明的另一种第二串并转换器214的一个较佳实施例；
[0028] 图11是本发明的又一种第二串并转换器214的一个较佳实施例。
具体实施方式
[0029] 以下参考
说明书附图介绍本发明的多个优选实施例，使其技术内容更加清楚和便于理解。本发明可以通过许多不同形式的实施例来得以体现，本发明的保护范围并非仅限于文中提到的实施例。
[0030] 在附图中，结构相同的部件以相同数字标号表示，各处结构或功能相似的组件以相似数字标号表示。附图所示的每一组件的尺寸和厚度是任意示出的，本发明并没有限定每个组件的尺寸和厚度。为了使图示更清晰，附图中有些地方适当夸大了部件的厚度。
[0031] 以下阐述了第一实施例：
[0032] 结合附图1，本实施例阐述一种具有高速接口的显示装置。
[0033] 该装置包括图像发生器101、显示器201以及连接图像发生器101和显示器201的低压差分信号传输线组，包括第一低压差分信号传输线301和第二低压差分信号传输线302。
[0034] 图像发生器101至少包括图像数据发生模
块102、第一低压差分接口111、第二低压差分接口112、第一串并转换器114、第一时钟发生器131。
[0035] 显示器201至少包括第三低压差分接口211、第四低压差分接口212、第二串并转换器214、第二时钟发生器231、同步电路215、行驱动电路262、列驱动电路261、像素阵列电路260、发光器件265，第三低压差分接口211、第四低压差分接口212、第二串并转换器214、第二时钟发生器231、同步电路215、行驱动电路262、列驱动电路261、像素阵列电路260皆位于同一个包含有金属-氧化物半导体场效应晶体管及其互连导线的硅芯片上，发光器件265位于像素阵列电路260的垂直上方。
[0036] 第一低压差分接口111和第三低压差分接口211通过第一低压差分信号传输线301相连接，信号方向由第一低压差分接口111传输至第三低压差分接口211，用于传输数据信号、行列控制信号和同步信号；第二低压差分接口112和第四低压差分接口通212过第二低压差分信号传输线302相连接，信号方向由第二低压差分接口112传输至第四低压差分接口212，用于传输时钟。
[0037] 第一低压差分接口111和第三低压差分接口211皆包括(T+P+Q)位数据接口、T为像素数据的差分对个数、P为行列控制信号的差分对个数、Q为同步信号的差分对个数，其中，T大于或等于1、P为1或2、Q为1或0。
[0038] 第一串并转换器114将图像发生器101中图像数据发生模块产生的(T+P+Q)*S位并行数据151转化为(T+P+Q)位串行数据并由第一低压差分接口111输出，移位时钟由第一时钟发生器131提供，其中，S为串并转换倍数且大于1。
[0039] 第二串并转换器214将第三低压差分接口211输入的(T+P+Q)位串行数据信号转化为(T+P+Q)*S位并行数据信号256，移位时钟由第二时钟发生器231提供。
[0040] 同步电路215通过同步信号254将第二串并转换器214输出的(T+P+Q)*S位并行数据信号256同步到同一个时钟域；
[0041] 同步电路215输出像素数据251和行列控制信号252，行列控制信号252用于控制行驱动电路262和列驱动电路261将像素数据251有序写入像素阵列电路260，所述像素阵列电路260为一种可以产生发光器件265所需电流或电压的幅度或时间占空比的电路；
[0042] 进一步地，发光器件265为无机发光二极管、有机电致发光二极管、液晶显示器件、微机电器件或量子点显示器件，像素点距小于20微米，优选为10微米以下。
[0043] 进一步地，硅芯片中含有金属-氧化物半导体场效应晶体管的特征尺寸小于0.6微米，优选为0.35微米或0.18微米。
[0044] 进一步地，连接所述图像发生器101和显示器201的第一低压差分信号传输线301和第二低压差分信号传输线302中，每一对低压差分传输线均包含两个幅值相等、极性相反的高速信号，低压差分信号的幅值不超过+/-1.8V，摆幅不超过1V，优选为400～600mV；第一低压差分接口111和第二低压差分接口112均包含了将逻辑电平信号转为差分信号的电路，第三低压差分接口211和第四低压差分212接口均包含了将差分信号转换为逻辑电平信号的电路，所述转换的方式为电流型或电压型。进一步地，第一低压差分信号传输线301和第二低压差分信号传输线302上接有匹配
电阻，其阻值优选为50-300Ω。进一步地，每对低压差分信号传输线组的信号长度相等。进一步地，低压差分信号传输线拐
角采用圆弧或者45度走线。
[0045] 进一步地，图像发生器101为SOC
微处理器芯片、ASIC专用芯片、FPGA或其之间的组合。
[0046] 以下阐述了第二实施例：
[0047] 本实施例与第一实施例基本相同，特别之处在于：
[0048] 进一步地，第一时钟发生器131和第二时钟发生器231均为锁相环，锁相环的输出时钟频率和输出时钟频率之比为M/N，M和N皆为大于或等于1的整数，优选为8～32，根据显示器201的内部配置寄存器或输入引脚选择。锁相环内部具有压控
振荡器，振荡电压和参考电流均由锁相环内部电路产生。锁相环电路的电源为1.2～3.3V。第一时钟发生器131的第一输出时钟153频率为第二时钟发生器231的第二输出时钟253频率的S倍，S等于M/N。第一时钟发生器131输入时钟(基准时钟)152优选为50～125MHz，第一输出时钟153优选为0.8～1.25GHz。第二时钟发生器231输入时钟255优选为0.8～1.25GHz，第二输出时钟253优选为
50～125MHz。第二低压差分接口112的输入信号通过多路选择器113选择为第一时钟发生器
131的输出时钟信号。第二低压差分接口112的
输出信号经过第二低压差分信号传输线302传输至第四低压差分接口212，第四低压差分接口212将低压差分信号转换至逻辑电平信号
255输至第二时钟发生器231，第二时钟发生器231将输入时钟1/S倍分频。第一低压差分接口111和第三低压差分接口211均不包含同步信号的差分对，Q等于0。多路选择器213选择第二时钟发生器231的第二输出时钟253作为同步信号254输入至同步电路215。同步电路215根据同步信号254将第二串并转换器214输出的并行数据信号256同步至同一个时钟域。
[0049] 附图2示意一种S为8时的各时钟与数据信号的实例，311表示第一低压差分信号传输线301中像素数据的差分传输线。
[0050] 以下阐述了第三实施例：
[0051] 本实施例与第一实施例基本相同，特别之处在于：
[0052] 进一步地，第一时钟发生器131和第二时钟发生器231均为锁相环，锁相环的输出时钟频率和输出时钟频率之比为M/N，M和N皆为大于或等于1的整数，优选为8～32，根据显示器201的内部配置寄存器或输入引脚选择。锁相环内部具有压控振荡器，振荡电压和参考电流均由锁相环内部电路产生。锁相环电路的电源为1.2～3.3V。第一时钟发生器131的第一输出时钟153频率为第二时钟发生器231的第二输出时钟253频率的S倍，S等于M/N。第一时钟发生器131输入时钟(基准时钟)152优选为50～125MHz，第一输出时钟153优选为0.8～1.25GHz。第二时钟发生器231输入时钟255优选为0.8～1.25GHz，第二输出时钟253优选为
50～125MHz。第二低压差分接口112的输入信号通过多路选择器113选择为第一时钟发生器
131的输出时钟信号。第二低压差分接口112的输出信号经过第二低压差分信号传输线302传输至第四低压差分接口212，第四低压差分接口212将低压差分信号转换至逻辑电平信号
255输至第二时钟发生器231，第二时钟发生器231将输入时钟1/S倍分频。第一低压差分接口111和第三低压差分接口211均不包含同步信号的差分对，Q等于0。多路选择器213选择第三低压差分接口211中的某一组行列控制信号的低压差分接口输出的逻辑电平信号经过译码后的信号作为同步信号254输入至同步电路215。P等于1或2，优选为1，第一低压差分接口
111和第三低压差分接口211中行列控制信号的低压差分接口既产生行列控制信号又产生同步信号。所述译码可表示为当该组低压差分信号出现特征码时，同步信号254为高电平(或低电平)且其余时刻为低电平(或高电平)，或者当该组低压差分信号出现特征码时，同步信号254发生逻辑电平改变(由高电平到低电平或由低电平到高电平)。所述特征码为一组仅能被同步电路215识别且不能被行驱动电路262和列驱动电路261识别的任意长度大于
1位的二进制编码。同步电路215根据同步信号254将第二串并转换器214输出的并行数据信号256同步至同一个时钟域。
[0053] 附图3示意一种S为8时的各时钟与数据信号的实例，312表示第一低压差分信号传输线301中行列控制信号的差分传输线，S0-S3为特征码。进一步地，特征码可为D0-D7中的任意若干位。
[0054] 以下阐述了第四实施例：
[0055] 本实施例与第一实施例基本相同，特别之处在于：
[0056] 进一步地，第一时钟发生器131和第二时钟发生器231均为锁相环，锁相环的输出时钟频率和输出时钟频率之比为M/N，M和N皆为大于或等于1的整数，优选为8～32，根据显示器201的内部配置寄存器或输入引脚选择。锁相环内部具有压控振荡器，振荡电压和参考电流均由锁相环内部电路产生。锁相环电路的电源为1.2～3.3V。第一时钟发生器131的第一输出时钟153频率为第二时钟发生器231的第二输出时钟253频率的S倍，S等于M/N。第一时钟发生器131输入时钟(基准时钟)152优选为50～125MHz，第一输出时钟153优选为0.8～1.25GHz。第二时钟发生器231输入时钟255优选为0.8～1.25GHz，第二输出时钟253优选为
50～125MHz。第二低压差分接口112的输入信号通过多路选择器113选择为第一时钟发生器
131的输出时钟信号。第二低压差分接口112的输出信号经过第二低压差分信号传输线302传输至第四低压差分接口212，第四低压差分接口212将低压差分信号转换至逻辑电平信号
255输至第二时钟发生器231，第二时钟发生器231将输入时钟1/S倍分频。第一低压差分接口111和第三低压差分接口211均包含同步信号低压差分对，即Q等于1。多路选择器213选择第三低压差分接口211中的同步信号低压差分接口输出的逻辑电平信号作为同步信号254输入至同步电路215。同步信号254的时序来自于图像数据发生模块，可由图像数据发生模块精确控制。同步电路215根据同步信号254将第二串并转换器214输出的并行信号同步至同一个时钟域。
[0057] 附图4示意一种S为8时的各时钟与数据信号的实例，313表示第一低压差分信号传输线301中同步信号的差分传输线。进一步地，同步信号的占空比不必为50％。
[0058] 以下阐述了第五实施例：
[0059] 本实例施与实施例一基本相同，特别之处在于：
[0060] 进一步地，第一时钟发生器131和第二时钟发生器231均为锁相环，锁相环的输出时钟频率和输出时钟频率之比为M/N，M和N皆为大于或等于1的整数，优选为8～32，根据显示器201的内部配置寄存器或输入引脚选择。锁相环内部具有压控振荡器，振荡电压和参考电流均由锁相环内部电路产生。锁相环电路的电源为1.2～3.3V。第一时钟发生器131的输入时钟(基准时钟)152频率等于第二时钟发生器231的输入时钟255频率，优选为50～125MHz。第一时钟发生器131的第一输出时钟153频率等于第二时钟发生器231的第二输出时钟253频率，优选为0.8～1.25GHz。第二低压差分接口112的输入信号通过多路选择器113选择为基准时钟152。第二低压差分接口112的输出信号经过第二低压差分信号传输线302传输至第四低压差分接口212，第四低压差分接口212将低压差分信号转换至逻辑电平信号
255输至第二时钟发生器231，第二时钟发生器231将输入时钟S倍频。第一低压差分接口111和第三低压差分接口211均不包含同步信号的差分对，Q等于0。多路选择器213选择第二时钟发生器231的输入时钟255或者输入时钟255的取反信号作为同步信号254输入至同步电路215。同步电路215根据同步信号254将第二串并转换器214输出的并行数据信号256同步至同一个时钟域。
[0061] 附图5示意一种S为8时的各时钟与数据信号的实例，311表示第一低压差分信号传输线301中像素数据的差分传输线。
[0062] 以下阐述了第六实施例：
[0063] 本实例施与实施例一基本相同，特别之处在于：
[0064] 进一步地，第一时钟发生器131和第二时钟发生器231均为锁相环，锁相环的输出时钟频率和输出时钟频率之比为M/N，M和N皆为大于或等于1的整数，优选为8～32，根据显示器201的内部配置寄存器或输入引脚选择。锁相环内部具有压控振荡器，振荡电压和参考电流均由锁相环内部电路产生。锁相环电路的电源为1.2～3.3V。第一时钟发生器131的输入时钟(基准时钟)152频率等于第二时钟发生器231的输入时钟255频率，优选为50～125MHz。第一时钟发生器131的第一输出时钟153频率等于第二时钟发生器231的第二输出时钟253频率，优选为0.8～1.25GHz。第二低压差分接口112的输入信号通过多路选择器113选择为基准时钟152。第二低压差分接口112的输出信号经过第二低压差分信号传输线302传输至第四低压差分接口212，第四低压差分接口212将低压差分信号转换至逻辑电平信号
255输至第二时钟发生器231，第二时钟发生器231将输入时钟S倍频。第一低压差分接口111和第三低压差分接口211均不包含同步信号的差分对，Q等于0。多路选择器213选择第三低压差分接口211中的某一组行列控制信号的低压差分接口输出的逻辑电平信号经过译码后的信号作为同步信号254输入至同步电路215。P等于1或2，优选为1，第一低压差分接口111和第三低压差分接口211中行列控制信号的低压差分接口既产生行列控制信号又产生同步信号。所述译码可表示为当该组低压差分信号出现特征码时，同步信号254为高电平(或低电平)且其余时刻为低电平(或高电平)，或者当该组低压差分信号出现特征码时，同步信号
254发生逻辑电平改变(由高电平到低电平或由低电平到高电平)。所述特征码为一组仅能被同步电路215识别且不能被行驱动电路262和列驱动电路261识别的任意长度大于1位的二进制编码。同步电路215根据同步信号254将第二串并转换器214输出的并行数据信号256同步至同一个时钟域。
[0065] 附图6示意一种S为8时的各时钟与数据信号的实例，312表示第一低压差分信号传输线301中行列控制信号的差分传输线，S0-S3为特征码。进一步地，特征码可为D0-D7中的任意若干位。
[0066] 以下阐述了第七实施例：
[0067] 本实例施与实施例一基本相同，特别之处在于：
[0068] 进一步地，第一时钟发生器131和第二时钟发生器231均为锁相环，锁相环的输出时钟频率和输出时钟频率之比为M/N，M和N皆为大于或等于1的整数，优选为8～32，根据显示器201的内部配置寄存器或输入引脚选择。锁相环内部具有压控振荡器，振荡电压和参考电流均由锁相环内部电路产生。锁相环电路的电源为1.2～3.3V。第一时钟发生器131的输入时钟(基准时钟)152频率等于第二时钟发生器231的输入时钟255频率，优选为50～125MHz。第一时钟发生器131的第一输出时钟153频率等于第二时钟发生器231的第二输出时钟253频率，优选为0.8～1.25GHz。第二低压差分接口112的输入信号通过多路选择器113选择为基准时钟152。第二低压差分接口112的输出信号经过第二低压差分信号传输线302传输至第四低压差分接口212，第四低压差分接口212将低压差分信号转换至逻辑电平信号
255输至第二时钟发生器231，第二时钟发生器231将输入时钟S倍频。第一低压差分接口111和第三低压差分接口211均包含同步信号低压差分对，即Q等于1。多路选择器213选择第三低压差分接口211中的同步信号低压差分接口输出的逻辑电平信号作为同步信号254输入至同步电路215。同步信号254的时序来自于图像数据发生模块，可由图像数据发生模块精确控制。同步电路215根据同步信号254将第二串并转换器214输出的并行数据信号256同步至同一个时钟域。
[0069] 附图7示意一种S为8时的各时钟与数据信号的实例，313表示第一低压差分信号传输线301中同步信号的差分传输线。进一步地，同步信号的占空比不必为50％。
[0070] 以下阐述了第八实施例：
[0071] 本实例施与实施例一至七基本相同，特别之处在于：
[0072] 进一步地，结合附图8，第一串并转换器114包括(T+P+Q)组多路选择器115，每路多路选择器115皆包括S个信号输入端，(T+P+Q)*S个输入端连接至图像数据发生模块输出的并行数据151，多路选择器115的选择端为计数器116的计数输出，计数器116的时钟为第一时钟发生器的时钟输出153。
[0073] 以下阐述了第九实施例：
[0074] 本实例施与实施例一至七基本相同，特别之处在于：
[0075] 进一步地，结合附图9，第二串并转换器214包括(T+P+Q)组移位寄存器组216和相位补偿电路271，每组移位寄存器组216皆包括S个移位寄存器，所有移位寄存器皆工作于统一的第一时钟258，第一时钟258为第二时钟发生器231的第二输出时钟253或第四低压差分接口212的输出信号255，当第二低压差分接口112选择为基准时钟152时，第一时钟258选择为第二时钟发生器231的第二输出时钟253；当第二低压差分接口112选择为第一时钟发生器131的第一输出时钟153时，第一时钟258选择为第四低压差分接口212的输出信号255。第一时钟258具有树状结构，所述树状结构使得第二时钟发生器输出的时钟信号到每个所述移位寄存器的延迟满足移位寄存器信号的建立时间和保持时间要求。相位补偿电路271为一种可调整信号延迟时间的电路，延迟时间根据配置寄存器选择选择，可选择的延迟时间最小为0.1ns或一个单元
门延迟，最长为1个时钟周期。
[0076] 附图10给出另外一种相位补偿方法，相位补偿电路271、272、273等位于每一个移位寄存器组的
时钟树之前。
[0077] 附图11给出另外一种时钟树结构，T组用于像素数据的移位寄存器组包括S个移位寄存器，P组用于行列控制信号的移位寄存器组包括S/X个移位寄存器，P组用于行列控制信号的移位寄存器组包括S/Y个移位寄存器，X、Y、S/X、S/Y均为大于或等于1的整数。对于T组像素数据、P组行列控制信号、Q组同步信号，分别采用了第一时钟258、第二时钟259和第三时钟266。第一时钟258、第二时钟259和第三时钟266均由第二时钟发生器231给出。第二时钟259的频率为第一时钟258的频率的1/X，第三时钟266的频率为第一时钟258的频率的1/Y。从而降低行列控制信号和同步信号的时钟频率。像素数据、行列控制信号和同步信号具有各自不同的相位补偿。
[0078] 以下阐述了第十实施例：
[0079] 本实例施与实施例一基本相同，特别之处在于：
[0080] 进一步地，图像发生器101和显示器201按像素、子场或子空间顺序传输数据；按像素传输数据时，同步信号254的每个有效周期均输出1个T位像素数据和1个P位行列控制信号，该像素数据为像素发光的灰度数据，该行列控制信号至少包括帧同步信号(VS)和行同步信号(HS)，进一步还包括像素数据使能信号(DE)；按子场传输时，同步信号254的每个有效周期均输出1个T位子场数据和1个P位子场行列控制信号，该子场数据为同一个子场中相邻T位的像素数据，该子场行列控制信号至少包括列缓存信号(COE)和行写入信号(ROE)；按子空间传输时，同步信号254的每个有效周期均输出1个T位子空间数据和1个P位子空间行列控制信号，该子空间数据为同一个子空间中相邻T位的像素数据，该子空间行列控制信号至少包括列缓存信号(CEO)和子空间写入信号(SOE)。
[0081] 以下阐述了第十一实施例：
[0082] 本实例施与实施例一基本相同，特别之处在于：
[0083] 进一步地，显示器201包括以下功能中的至少一项：像素亮度调整、对比度调整、色彩饱和度调整、伽玛校正、图像缩放、图像格式转换(尤其是YUV格式和RGB格式之间的互相转化)、灰度抖动控制、DC-DC控制器(尤其是能够产生负电压的DC-DC控制器)、低压差线性稳压器(尤其是输入为5V、输出为1.8V或3.3V的低压差线性稳压器)、温度监控、
数模转换器(尤其是具有斜坡输出特性的数模转换器)、模数转换器、时钟控制器、IIC接口、SPI接口、串行接口、嵌入式微处理器、测试图案产生功能。
[0084] 以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术无需创造性劳动就可以根据本发明的构思作出诸多
修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的
基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由
权利要求书所确定的保护范围内。
