技术领域
[0001] 本
发明属于数字示波器测试技术领域，尤其涉及的是一种数字示波器触发系统。
背景技术
[0002] 传统的模拟触发系统，
信号的采集和触发分成两个路径，由于两路的延时和幅度都有不同，导致在触发点的显示结果，总会有抖动变化；同时模拟触发系统多数采用模拟比较器和高速的
逻辑门电路实现，器件布局面积大，器件发热量高，整机功耗大；由于噪声信号的影响，传统的模拟比较器需要加入
迟滞电路，以获得稳定的显示
波形，但是限制了模拟触发系统的触发灵敏度。
[0003] 数字示波器的触发系统不仅能够稳定地显示重复的周期性信号，同时能够显示具有特定特征的信号，其触发系统的
精度以及灵活性决定了数字示波器是否能够准确地显示和分析测量信号。
[0004] 数字示波器现有的触发系统多数为模拟触发系统，负责检测信号电平的触发器仍然使用处理原始测量信号的模拟电路。
[0005] 信号进入示波器是走了两个路径，一个是信号通过
放大器和调理电路，顺利进入了A/D转换器，进行数字
采样，进入采集缓存
存储器。另一路恰恰是不过A/D转换器，从前端电路直接分离，走的是
触发电路路径。两条路径包括不同的线性和非线性失真，这些失真引起显示的信号和确定的触发点间的系统性偏差。最糟糕情况是，触发电路或许不响应有效触发电平，或者触发电路对触发事件做出响应，而这些触发事件事实上不能被采集路径捕获和显示。因此，两个路径的频响不同，噪声环境各异，所以在采集来看，两路的延时和幅度都有不同，导致在触发点的显示结果，总会有抖动变化。
[0006] 数字示波器的触发系统包含触发建立和时间测量两个部分。触发建立部分包含高速比较器、触发源选择、触
发条件判定、触发脉冲形成四个部分，主要通过高速的模拟比较器、高速的
逻辑门电路来实现。由于器件多、速率高，触发建立电路的器件布局面积大，器件发热量高，整机功耗大。时间测量主要用于测量采样点与触发点的时间间隔△t，通过时间间隔TDC芯片来实现。TDC测量结果不精确会导致个别显示波形相对触发点偏移。TDC误差的随机分量引起在每个触发事件上改变这个偏移，从而导致触发抖动。
[0007] 模拟触发系统存在的问题主要有触发抖动总是存在的，而且跟
硬件电路关联很大；即使通过数字后处理补偿掉一部分抖动，但极大降低了处理速度和刷新速率；噪声信号的稳定触发，要求模拟触发系统在触发门限周围实现一定迟滞，但是，对于小振幅信号，较大的迟滞又会限
制模拟触发系统的灵敏度。
发明内容
[0009] 本发明所要解决的技术问题是针对现有技术的不足，提供一种数字示波器触发系统。
[0010] 本发明的技术方案如下：
[0011] 一种数字示波器触发系统,其中,由
模数转换ADC模
块、数据重组模块、上采样器模块、数字比较器模块组成并依次连接；所述模数转换ADC模块,用于将示波器模拟通道传送的
模拟信号转换成
数字信号，产生2.5GSa/s采样率的采样数据，系统外部的时钟发生模块,用于为数字示波器触发系统提供1.25GHz的同步时钟，1.25GHz的
时钟信号发送至所述模数转换ADC模块中的时钟分配模块，产生1.25GHz的0°和180°
相位差的时钟信号分别送到模数转换ADC模块中的两个1.25GSa/s采样率的ADC中进行交叉采样产生2路8位1.25Gbps的数据流，所述1.25Gbps的数据流在625MHz时钟控制下经过1：2解复用输出，产生4路8位的625Mbps的数据流及625MHz的同步时钟发送至数据重组模块作为数据重组模块的数据输入和时钟输入；所述数据重组模块,用于将模数转换ADC模块输出的4路8位625Mbps的数据流进行并行接收并缓冲存储输出x(n)给上采样器模块；所述上采样器模块，用于接收数据重组模块的信号x(n)，通过插值
算法进行重采样，使屏幕的
像素点和波形采样点保持一致；所述数字比较器模块将上采样器模块输出的信号y(n)与规定的触发门限值0-255进行比对，如果检测到样本点y(n)大于规定的触发门限值，所述数字比较器模块改变输出电平，输出触发信号。
[0012] 所述的数字示波器触发系统,其中,所述模数转换ADC模块为MXT2815。
[0013] 所述的数字示波器触发系统,其中,所述时钟发生模块为高稳定的时钟
锁相环。
[0014] 所述的数字示波器触发系统,其中,所述数据重组模块由DCM时钟管理模块、IDDR数据接收模块、数据降速处理模块和缓冲存储器模块组成；所述DCM时钟管理模块接收来自模数转换ADC模块的625MHz的时钟，经过2分频输出312.5MHz的时钟信号送往IDDR数据接收模块，经过4分频产生156.25MHz的时钟信号送往数据降速处理模块；所述IDDR数据接收模块接收来自模数转换ADC模块的4路*8位的625Mbps的数据流，在312.5MHz时钟的控制下输出8路*8位312.5Mbps的数据流，该数据流送往数据降速处理模块，在156.25MHz时钟的控制下输出16路8位156.25Mbps的数据流，该数据流在156.25MHz时钟控制下按照采集的先后顺序存储在写端口宽度为16*8位的缓冲存储器模块中，缓冲存储器模块输出端口输出宽度为8位的数据流x(n)，在156.25MHz时钟控制下，x(n)从缓冲存储器模块中输出发送至上采样器模块中。
[0015] 所述的数字示波器触发系统,其中,所述上采样器模块由主
控制模块、FIR多相
滤波器模块、输出缓冲FIFO模块组成；所述主控制模块，用于控制FIR多相滤波器模块的M个系数存储器输出的系数，所述M个系数存储器依次输出L个分支滤波器的系数，每个时钟变换一次系数，FIR多相滤波器模块实现L倍的插值运算，通过采用移位寄存器寄存x(n)的M个值来实现流
水线结构，使得x(n)的M个值与M个系数的乘法同时进行；所述输出缓冲FIFO模块，用于存储FIR多相滤波器模块的输出y(n)，并发送至数字比较器模块。
[0016] 所述的数字示波器触发系统,其中,所述使屏幕的像素点和波形采样点保持一致的方法的具体步骤包括：设定实现L倍的信号插值运算，在x(n)每相邻的两个点之间补L-1个零点，然后再对该信号作低通滤波处理，得到
输出信号y(n)；设定在M个系数存储器中各存了L个系数，系数存储器1中存储的是L个分支滤波器的第M个系数，系数存储器2中存储的是L个分支滤波器的第M-1个系数，则系数存储器M中存储的是L个分支滤波器的第1个系数， 通过采用移位寄存器寄存x(n)的M个值来实现流水线结构，使得x(n)的M个值与M个系数的乘法同时进行。
[0017] 所述的数字示波器触发系统,其中,所述FIR多相滤波器模块实现L倍的插值运算为2、4或10倍。
[0018] 所述的数字示波器触发系统,其中,所述数字比较器模块将上采样器模块输出的信号y(n)与规定的触发门限进行对比，当“边沿”触发信号下降或上升跨越触发门限时，触发事件被检测到；当触发电平在垂直方向上移动时，由屏幕最下端的
电压最小值0变化到屏幕最上端的电压最大值255，所述数字比较器模块将样本点y(n)与规定的触发门限0-255进行比对，如果检测到样本点y(n)大于规定的触发门限，所述数字比较器模块改变输出电平，输出触发信号，该触发信号用于确定触发点在整个示波器屏幕的显示
位置。
[0019] 采用上述方案，数字触发系统完全在FPGA中实现，减少了传统的模拟触发系统的硬件电路，减小了电路的体积、降低了系统的功耗；采用数字内插的方式提高了时间间隔测量的精度，减小了示波器的触发抖动，在不需要数字后处理补偿抖动的情况下，极大提高了处理速度和刷新速率；采用数字迟滞比较器代替了传统的模拟迟滞比较器，提高了示波器的触发灵敏度。
附图说明
[0020] 图1为本发明的系统结构示意图。
具体实施方式
[0021] 以下结合附图和具体
实施例，对本发明进行详细说明。
[0022] 实施例1
[0023] 本发明提出了一种数字示波器触发系统，通过采用数字触发技术、使用数字
信号处理方法进行触发点测定，以精确的算法检测有效触发事件。与模拟触发不同，数字触发系统直接在A/D转换器的样本上工作。测量信号不会被分裂至两个路径上。因此，数字触发处理的是被采集和显示的同一信号。数字触发系统主要在FPGA(XC5VLX110-1FFG676)中实现。
[0024] 本发明提出的数字示波器数字触发系统可以应用于200MHz带宽、2.5GSa/s采样率的手持式数字示波器中，本发明的数字触发系统由模数转换ADC模块、数据重组模块、上采样器模块、数字比较器模块四部分组成。
[0025] 模数转换ADC模块采用MXT2815，MXT2815是一款双通道，低功耗，高性能的CMOS
模数转换器，其采样精度为8位，单通道采样率高达3GSa/s，采用单电源1.9V供电。模数转换ADC模块用于将示波器模拟通道过来的模拟信号转换成数字信号，产生2.5GSa/s采样率的采样数据，采集时钟1.25GHz送往MXT2815的时钟分配模块，产生1.25GHz的0°和180°
相位差的时钟信号分别送到两个1.25GSa/s采样率的ADC中进行交叉采样，之后的数据在625MHz时钟控制下经过1：2解复用输出，产生4路8位的625Mbps的数据流及625MHz的同步时钟发送至数据重组模块作为数据重组模块的数据输入和时钟输入。
[0026] 数据重组模块主要由IDDR数据接收模块，DCM时钟管理模块、数据降速模块和缓冲存储器模块组成，用于将模数转换ADC模块输出的4路8位625Mbps的数据流进行并行接收并缓冲存储输出x(n)给上采样器模块。DCM模块接收来自模数转换模块的625MHz的时钟， 经过2分频输出312.5MHz的时钟信号送往IDDR接收数据模块，经过4分频产生156.25MHz的时钟信号送往降速处理模块。IDDR模块接收来自模数转换模块的4路*8位的625Mbps的数据流，在312.5MHz时钟的控制下输出8路*8位312.5Mbps的数据流，该数据流送往降速处理模块，在156.25MHz时钟的控制下输出16路8位156.25Mbps的数据流，该数据流在156.25MHz时钟控制下按照采集的先后顺序存储在写端口宽度为16*8位的缓冲存储器中，缓冲存储器输出端口宽度为8位的数据流x(n)，x(n)在156.25MHz时钟控制下，从FIFO中输出发送至上采样器中。
[0027] 上采样器模块主要接收数据重组模块的信号x(n)，通过插值算法进行重采样，使屏幕的像素点和波形采样点保持一致。示波器的屏幕显示区域600*400，水平方向代表时间，共12格，从2ns/div到4s/div。对于2.5GSa/s采样率的A/D转换器来说，2个采样点的时间间隔是0.4ns，对于20ns/div的时基档位来说，时间长度为20ns/div*12格＝240ns；因此整个屏幕的采样点为240ns/0.4ns＝600个点，此时屏幕的像素点和波形的采集样本点刚好一致。对于低于20ns/div的时基档位来说，仅观察A/D转换器样本并不足以看到所有信号细节，纯粹根据A/D转换器样本的触发决策是不充分的，因为跨越触发门限有可能被漏掉。因此，通过使用内插算法上调采样信号的采样率，使采样点与像素点的个数保持一致。如果时基档位是2ns/div，整个屏幕的采样点是60个点，需要进行10倍插值，才能达到实现采样点和像素点的一一对应；如果时基档位是5ns/div，整个屏幕的采样点是150个点，需要进行4倍插值，才能达到实现采样点和像素点的一一对应；如果时基档位是10ns/div，整个屏幕的采样点是300个点，需要进行2倍插值，才能达到实现采样点和像素点的一一对应；因此需要设计一个可变倍数的上采样器来实现数据的插值运算。方案中要实现L倍(2、4、10)的信号插值，需要在x(n)每相邻的两个点之间补L-1个零点，然后再对该信号作低通滤波处理，即可得到输出信号y(n)。上采样器模块主要由主控制模块、FIR多相滤波器模块、输出缓冲FIFO模块组成，主控制模块主要控制FIR多相滤波器模块的M个系数存储器输出的系数，系数存储器依次输出L个分支滤波器的系数，每个时钟变换一次系数，FIR多相滤波器模块实现L(2、4、10)倍的插值运算，根据FIR多相滤波器实现内插的公式 通过采用移位寄存器寄存x(n)的M个值来实现流水
线结构，使得x(n)的M个值与M个系数的乘法同时进行，加快了系统的运算速度，设定在M个系数存储器中各存了L个系数，系数存储器1中存储的是L个分支滤波器的第M个系数，系数存储器2中存储的是L个分支滤波器的第M-1个系数，……，系数存储器M中存储的是L个分支滤波器的第1个系数，输出缓冲FIFO模块主要用于存储FIR多相滤波器的输出y(n)，并送往数字比较器模块。
[0028] 对于
选定的触发事件，首先，数字比较器将上采样器输出的信号y(n)与规定的触发门限进行对比。在最简单的情况下，“边沿”触发，当信号在要求的方向上(下降或上升)跨越触发门限时，触发事件被检测到。触发电平的设定由FPGA完成，示波器显示屏幕的垂直方向代表电压，共8格400个像素点，垂直
分辨率8位(256级)。当触发电平在垂直方向上移动时，由屏幕最下端的电压最小值(0)变化到由屏幕最上端的电压最大值(255)。在内插采样器后面，比 较器将样本值y(n)与规定的触发门限(0-255)进行比对，如果检测到样本点y(n)大于触发电平，比较器即改变输出电平。输出的触发信号送往显示控制模块，用于确定触发点在整个示波器屏幕的显示位置。
[0029] 实施例2
[0030] 在上述实施例的
基础上，如图1所示，本发明提供一种数字示波器触发系统,其中,由模数转换ADC模块101、数据重组模块102、上采样器模块103、数字比较器模块104组成并依次连接；所述模数转换ADC模块101,用于将示波器模拟通道传送的模拟信号转换成数字信号，产生2.5GSa/s采样率的采样数据，系统外部的时钟发生模块,用于为数字示波器的触发系统提供1.25GHz的同步时钟，1.25GHz的时钟信号发送至所述模数转换ADC模块101中的时钟分配模块，产生1.25GHz的0°和180°相位差的时钟信号分别送到两个1.25GSa/s采样率的模数转换ADC模块中进行交叉采样产生2路8位1.25Gbps的数据流，所述1.25Gbps的数据流在625MHz时钟控制下经过1：2解复用输出，产生4路8位的625Mbps的数据流及625MHz的同步时钟发送至数据重组模块102作为数据重组模块102的数据输入和时钟输入；所述数据重组模块102,用于将模数转换ADC模块101输出的4路8位625Mbps的数据流进行并行接收并缓冲存储输出x(n)给上采样器模块103；所述上采样器模块103，用于接收数据重组模块102的信号x(n)，通过插值算法进行重采样，使屏幕的像素点和波形采样点保持一致；所述数字比较器模块104将上采样器模块103输出的信号y(n)与规定的触发门限值0-255进行比对，如果检测到样本点y(n)大于触发门限值，所述数字比较器模块104改变输出电平，输出触发信号。
[0031] 上述中,所述模数转换ADC模块101为MXT2815。
[0032] 上述中,所述时钟发生模块为高稳定的时钟
锁相环。
[0033] 上述中,所述数据重组模块102由DCM时钟管理模块、IDDR数据接收模块、数据降速处理模块和缓冲存储器模块组成；所述DCM时钟管理模块接收来自模数转换ADC模块的625MHz的时钟，经过2分频输出312.5MHz的时钟信号送往IDDR数据接收模块，经过4分频产生156.25MHz的时钟信号送往数据降速处理模块；所述IDDR数据接收模块接收来自模数转换ADC模块的4路*8位的625Mbps的数据流，在312.5MHz时钟的控制下输出8路*8位
312.5Mbps的数据流，该数据流送往数据降速处理模块，在156.25MHz时钟的控制下输出16路8位156.25Mbps的数据流，该数据流在156.25MHz时钟控制下按照采集的先后顺序存储在写端口宽度为16*8位的缓冲存储器模块中，缓冲存储器模块输出端口输出宽度为8位的数据流x(n)，在156.25MHz时钟控制下，x(n)从缓冲存储器模块中输出发送至上采样器中。
[0034] 上述中,所述上采样器模块103由主控制模块、FIR多相滤波器模块、输出缓冲FIFO模块组成；所述主控制模块，用于控制FIR多相滤波器模块的M个系数存储器输出的系数，所述M个系数存储器依次输出L个分支滤波器的系数，每个时钟变换一次系数，FIR多相滤波器模块实现L倍的插值运算，通过采用移位寄存器寄存x(n)的M个值来实现流水线结构，使得x(n)的M个值与M个系数的乘法同时进行；所述输出缓冲FIFO模块，用于存储FIR多相滤波器的输出y(n)，并发送至数字比较器。
[0035] 上述中,所述使屏幕的像素点和波形采样点保持一致的方法的具体步骤包括：设定实现L 倍的信号插值运算，在x(n)每相邻的两个点之间补L-1个零点，然后再对该信号作低通滤波处理，得到输出信号y(n)；设定在M个系数存储器中各存了L个系数，系数存储器1中存储的是L个分支滤波器的第M个系数，系数存储器2中存储的是L个分支滤波器的第M-1个系数，则系数存储器M中存储的是L个分支滤波器的第1个系数，通过采用移位寄存器寄存x(n)的M个值来实现流水线结构，使得x(n)的M个值与M个系数的乘法同时进行。
[0036] 优选的,所述FIR多相滤波器实现L倍的插值运算为2、4或10倍。
[0037] 上述中中,所述数字比较器模块将上采样器模块输出的信号y(n)与规定的触发门限进行对比，当“边沿”触发信号下降或上升跨越触发门限时，触发事件被检测到；当触发电平在垂直方向上移动时，由屏幕最下端的电压最小值0变化到由屏幕最上端的电压最大值255，所述数字比较器模块将样本值y(n)与规定的触发门限0-255进行比对，如果检测到样本点y(n)大于触发电平，所述数字比较器模块改变输出电平，输出触发信号，该触发信号用于确定触发点在整个示波器屏幕的显示位置。
[0038] 采用上述方案，数字触发系统完全在FPGA中实现，减少了传统的模拟触发系统的硬件电路，减小了电路的体积、降低了系统的功耗；采用数字内插的方式提高了时间间隔测量的精度，减小了示波器的触发抖动，在不需要数字后处理补偿抖动的情况下，极大提高了处理速度和刷新速率；采用数字迟滞比较器代替了传统的模拟迟滞比较器，提高了示波器的触发灵敏度。
[0039] 应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附
权利要求的保护范围。
