[0001] 本
发明涉及一种
锁相环路电路，其包括可在校准状态期间被修整的
振荡器。
[0002] 压控振荡器(也缩写为VCO)是其振荡
频率由
电压输入来控制的
电子振荡器。VCO可以是锁相环路(也缩写为PLL)的一部分，锁相环路是生成输出
信号的控制系统，该
输出信号的
相位与
输入信号的相位相关。
[0003] 由于设备制造中的变化，压控振荡器特征曲线(也称作操作曲线)可在不同的VCO之间是不同的。例如，如图3中示例示出的操作曲线能够向上或向下偏移到左或右，甚至具有不同的斜率。而且它们也不一定是线性的。因此，对于一些应用，不同PLL中的VCO可能会需要用不同的数字控制输入数值N来修整，以选择对于所期望的输出频率合适的VCO操作曲线。
[0004] 常规地，在工厂中测试每个VCO以确定其操作曲线组的特征，以预先确定对于不同的所期望的输出频率，哪些数字控制输入数值是合适的。当对于特定应用选择特定VCO时，将合适的修整设定(即对应于所期望的输出频率的特定数字控制输入数值N)永久性地刻录到设备中，例如通过烧断熔断片。VCO的该工厂测试和硬连线增加制造PLL的成本。它还将每个PLL的操作
频率范围限制于所永久性选择的操作曲线。
[0005] 替代地，可设置自校准振荡器。Dai等人的美国
专利号6859073B1描述了一种使用两个计数器和状态机来实现自校准的自校准锁相环路设计。
[0006] Welson等人的美国专利号5942949A描述了两种方式来实现自校准锁相环路。一种方式是使用状态机和计时器来实现自校准。另一种方式是使用双路径来实现自校准。在该文献中，可修整锁相环路使用状态机、计时器和逆变器。该实施的
基础方面在于，为PLL设计具有多条操作曲线的振荡器。在PLL自校准操作期间，振荡器被自动修整到合适的振荡器操作曲线，以用于在正常PLL操作期间使用。在特定
实施例中，PLL是电荷
泵PLL，其包括基于比较输入信号和PLL反馈信号生成误差信号的相位/频率检测器(也缩写为PFD)，生成对应于误差信号的电荷量的
电荷泵，累加电荷量以生成环路
滤波器电压的
环路滤波器，和压控振荡器，其中VCO输出信号用于生成PLL反馈信号。在正常PLL操作期间，将环路滤波器电压施加给VCO的电压输入。在PLL自校准操作期间，设置在环路滤波器中和位于环路滤波器与VCO之间的
开关是打开的，且设置在VCO与参考电压之间的开关是闭合的。在该设置下，状态机将数字控制输入数值序列施加给VCO以选择不同的VCO操作曲线，直至找到对于当前PLL应用合适的操作曲线。在不同的实施例中，状态机使用不同的信号来确定序列中的每个操作曲线的中心频率高于还是低于对于VCO所期望的标称操作频率，并选择一条这样的操作曲线用于在正常操作中使用。由于VCO不被永久性修整，因此PLL能够被使用并且然后重新用于不同的应用，在不同的标称频率下操作。每次给PLL加电，VCO将被修整到当前合适修整设定。而且，任何时候将合适的重置信号施加给PLL，都可重复PLL自校准操作。该校准能够通过也在该文献中提及的另外的不同的拓扑结构来实现。这些设计的
缺陷在于，电荷泵给
低通滤波器充电需要一定时长，或在于，在校准过程期间需要额外的相位/频率检测器。
[0007] 为了弥补上述缺陷，提供一种经改善的锁相环路电路。
[0008] 该锁相环路电路包括：
[0009] -振荡器，具有多条操作曲线且适于生成输出信号，其中，在校准状态中，振荡器被修整到用于在正常操作状态中使用的操作曲线；
[0010] -相位/频率检测器，适于基于输入信号和反馈信号生成至少一个误差信号，反馈信号是基于输出信号生成的；
[0011] -环路滤波器，适于基于至少一个误差信号生成环路滤波器信号，该环路滤波器信号在正常操作状态中被施加给振荡器；
[0012] -校准电路，适于基于该至少一个误差信号将振荡器修整到用于在正常操作状态中使用的操作曲线。
[0013] 振荡器是产生周期性的、具有一频率的振荡电子信号的
电子电路；该信号可以是
正弦波或方波信号。振荡器可以是压控振荡器，其振荡频率受电压输入控制。在正常操作模式中，相位/频率检测器比较输出信号的相位和输入信号的相位，将振荡器调节为维持匹配的相位。环路滤波器确定环路动态并应管理环路的
稳定性；在正常操作模式中，其输出信号控制振荡器。校准电路是自动地将振荡器修整到对于在正常操作状态中使用的合适的振荡器操作曲线的自校准电路。在校准状态中，校准是基于所述至少一个误差信号来执行的，该误差信号指示与一条操作曲线的中心频率对应的输出信号的频率和输入信号的频率是否匹配。要指出的是，这样的频率匹配可以基于信号之间的变化的
相移来检测。
[0014] 本发明提供对于常规PLL的优点。由于VCO在加电时被自动地修整到合适的操作曲线，因此无需在工厂中修整VCO。也无需为不同的应用保持不同的VCO存货，这是因为每个VCO将自动地被修整到对于特定应用合适的修整设定。而且，由于VCO没有被永久性地修整，PLL能够被使用并然后再次用于不同应用，在不同标称频率下操作。每次给PLL加电，VCO将被修整到当前合适的修整设定。而且，任何时候将合适的重置信号施加给PLL，都可重复PLL自校准操作。
[0015] 本发明的另一优点在于，需要给PLL的常规设计添加非常少的额外构件来实现本发明的自校准PLL，这避免不良地影响敏感的模拟环路性能的
风险。
[0016] 为了避免需要使用额外的相位/频率检测器，本发明仅直接使用PLL的相位/频率检测器来实现自校准。
[0017] 使用误差信号作为修整的基础的方法增强自校准过程的效率。通过该新的自校准拓扑结构，能够实施顺序搜索和二进制搜索两者，这为定制应用提供灵活性。而且，可通过数字电路来完整地实施整个电路，避免不良地影响整个PLL系统的敏感的模拟部件。所述创造性的PLL电路可由集成电路构成。
[0018] 所述锁相环路电路的一个实施例还包括适于提供反馈信号的反馈
分频器，输出信号被施加给反馈分频器。位于反馈路径中或参考路径中或两者中的这样的分频器可使得输出信号频率是输入信号的参考频率的倍数。
[0019] 锁相环路电路优选地包括耦合在环路滤波器与振荡器之间的第一开关，该第一开关在正常操作状态期间处于导通状态中，并在校准状态期间处于非导通状态中。第二开关耦合在振荡器与用于提供参考信号的电路或终端之间，第二开关在正常操作状态期间处于非导通状态中，并在校准状态期间处于导通状态中。第一和第二开关允许在正常操作状态的配置与校准状态的配置之间切换。
[0020] 所述至少一个误差信号可包括第一误差信号和第二误差信号。第一误差信号指示反馈信号和输入信号中的一个是否滞后于反馈信号和输入信号中的另一个以及滞后程度。第二误差信号指示反馈信号和输入信号中的一个是否领先于反馈信号和输入信号中的另一个以及领先程度。换句话说，误差信号指示反馈信号相对于输入信号的领先和滞后，反之亦然。
[0021] 对PLL的校
准直接使用相位/频率检测器的误差信号来执行校准，而非常规地使用低通滤波器加载的电压或额外的路径。
[0022] 为了消除由于对低通滤波器充电造成的等待时间的时期，本发明直接使用误差信号(可称作相位/频率检测器的上行和下行脉冲信号)，而非使用低通滤波器的稳定电压来实现自校准。
[0023] 校准电路可包括适于给振荡器提供控制字序列并为振荡器选择修整设定的状态机，其中，所选择的控制字最好地适于所期望的振荡器的操作。状态机搜索最佳修整设定，这可通过例如二进制搜索或线性搜索来执行。状态机可基于反馈信号和输入信号中的一个是否领先于反馈信号和输入信号中的另一个或反馈信号和输入信号中的一个滞后于反馈信号和输入信号中的另一个选择修整设定。领先或滞后给状态机指示搜索方向。
[0024] 在一个实施例中，
采样装置耦合在状态机的上游，该采样装置适于提供采样信号，该采样信号指示反馈信号和输入信号中的一个是否领先于反馈信号和输入信号中的另一个或反馈信号和输入信号中的一个是否滞后于反馈信号和输入信号中的另一个。仅提供采样数值可能包括信息损失。然而，在两个采样数值之间的时期中，电路可能会稳定，这允许修整过程合适地收敛。
[0025]
编码器耦合在采样装置的上游。所述至少一个误差信号在校准状态中被施加给编码器。编码器提供编码器信号，该编码器信号指示反馈信号和输入信号中的一个是否领先于反馈信号和输入信号中的另一个或反馈信号和输入信号中的一个是否滞后于反馈信号和输入信号中的另一个。编码器还提供信号，该信号形成用于触发采样的基础并被施加给触发采样的信号生成器。
[0026] 编码器具有第一编码器输入、第二编码器输入、第一编码器输出和第二编码器输出，如果逻辑HIGH信号被施加给要么第一编码器输入要么第二编码器输入，则第一编码器输出提供逻辑HIGH信号，如果逻辑HIGH信号被施加给第一和第二编码器输入中的给定的一个，则第二编码器输出提供逻辑HIGH信号。在所有其它情况中，第一和第二编码器输出信号是LOW。信号生成器耦合到第一编码器输出。信号生成器适于基于施加的信号提供信号，以使得该信号是延迟的并具有更大的脉冲间隔。由此，可以是时钟生成器的信号生成器可用作计数器，确保按合适的间隔对信号采样，这允许电路在调节VCO之后合适地稳定，由此提供形成下一调节步骤的基础的合适信号。
[0027] 采样装置可包括用于对在第二编码器输出处提供的信号采样的D触发器，该D触发器用作采样保持元件。
[0028] 第一复用器和第二复用器可分别耦合在第一和第二编码器输入的上游。在校准状态中，第一和第二复用器分别提供第一和第二误差信号。在正常操作状态中或在校准之前，复用器可提供给定数值以用于将校准电路重新设置为良好地限定的状态。
[0029] 所述锁相环路电路适于响应于开始信号切换到校准状态，其中，第一开关切换到非导通状态，第二开关切换到导通状态，并且校准电路——尤其是状态机——开始修整。而且，复用器将误差信号施加给编码器。
[0030] 所述锁相环路电路适于响应于终止信号切换到正常操作状态，其中，第一开关切换到导通状态，第二开关切换到非导通状态，并且所选择的修整设定固定以在正常操作状态下使用。而且，复用器通过施加给定数值来重置校准电路。
[0031] 所述锁相环路电路可以在音频芯片中用于数据传输。它可用于允许测量距离的光学设备中，这要求精确的高速时钟。ANC芯片也可需要精确的高速时钟。其中时间是用于应用——该应用具有不能由芯片上振荡器来实现的更高的时钟速度——的参考的应用可需要如所述的精确的PLL。所述锁相环路电路的其它使用领域是医疗设备和
机动车辆领域。
[0032] 现在将参照
附图来说明本发明的非限制性的示例性实施例，在附图中：
[0033] 图1示出锁相环路电路的实施例的
框图。
[0034] 图2示出锁相环路电路的实施例的详细框图。
[0035] 图3示出压控振荡器的实施例的示例性特征曲线。
[0036] 图4A示出校准电路的实施例的详细框图。
[0037] 图4B示出编码器表格。
[0038] 图5示出示例性
数模转换器电路的实施例。
[0039] 图6示出示例性校准过程的步骤。
[0040] 图7示出校准状态中的信号的时间图。
[0041] 图8A和8B示出第一编码器输出信号和
时钟信号。
[0042] 图9A、9B和9C示出反馈信号、输出信号的频率和终止信号。
[0043] 图1示出锁相环路电路的实施例的框图，该锁相环路电路包括适于生成周期性输出信号FOSC的压控振荡器308(缩写为VCO)。环路滤波器303耦合在VCO 308的上游。相位/频率检测器302耦合在环路滤波器303的上游。反馈环路使得输出信号FOSC经由可选的反馈分频器310耦合到相位/频率检测器302，由此将反馈信号FDIV施加给相位/频率检测器302。在正常操作模式期间，振荡器308生成周期性信号，并且相位/频率检测器302比较输出信号FOSC(更确切地说，反馈信号中的一个)的相位和周期性输入信号FIN的相位，并生成指示输入信号FIN与反馈信号FDIV之间的
相位差的至少一个误差信号FE。经由环路滤波器303调节振荡器308以维持相位匹配，该至少一个误差信号FE被施加给该环路滤波器。
[0044] 而且，锁相环路电路包括适于基于该至少一个误差信号FE修整振荡器308以在正常操作状态中使用的校准电路312(也称作自校准电路)。在正常操作状态之前在校准状态期间实施修整。
[0045] 图2示出锁相环路电路的一个实施例的详细框图，该锁相环路电路是电荷泵锁相环路电路，其包括相位/频率检测器302、电荷泵304、低通滤波器306、包括修整电路320和
电流控制振荡器322的压控振荡器308、反馈分频器310，和校准电路312；该校准电路也可将后者视为自校准电路。
[0046] 电荷泵304耦合在相位/频率检测器302的下游。低通滤波器306耦合在电荷泵304的下游，以及在修整电路320和下游的电流控制振荡器322的上游。反馈环路使得电路控制振荡器322的输出信号FOSC经由反馈分频器310耦合到相位/频率检测器302，输入信号FIN也被施加给该相位/频率检测器。校准电路312耦合在相位/频率检测器302的输出和修整电路320之间。第一开关305设置在低通滤波器306与修整电路320的输入之间。第二开关307位于修整电路320的输入与用于提供参考电压的电路314之间，该电路314包括由分压
电阻器R形成的
分压器和
串联地耦合到
电阻器R的掉电开关314A。
[0047] 输出信号FOSC被施加给反馈分频器310，其提供反馈信号FDIV，该反馈信号具有的频率为输出信号FOSC的频率的一部分。反馈信号FDIV以及输入信号FIN被供给302，该相位/频率检测器提供指示反馈信号FDIV与输入信号FIN之间的差异的第一误差信号UP和第二误差信号DOWN。第一误差信号UP指示反馈信号FDIV是否滞后于输入信号FIN以及滞后程度。第二误差信号DOWN指示反馈信号FDIV是否领先于输入信号FIN以及领先程度。
[0048] 电荷泵304(对其施加第一和第二误差信号UP、DOWN)和下游的低通滤波器306形成环路滤波器。低通滤波器306具有相对简单的设计，包括与电阻器R和相对大的电容器CL的串联组合并联的电容器CS，形成二阶滤波器。由此，低通滤波器306作为累加来自电荷泵304的净电荷的积分器操作。当然其它更加复杂的环路滤波器也是可行的。电荷泵304根据第一和第二误差信号UP、DOWN来驱动低通滤波器输出处的环路滤波器电压VLF。
[0049] 压控振荡器308包括电流控制振荡器322和上游的修整电路320。电流控制振荡器322能够设计为常规环形振荡器或其它类型的振荡器。压控振荡器308的修整电路320能够是任何类型的
数模转换器(缩写为DAC)。
[0050] 锁相环路电路包括两个开关305和307。这些开关305、307设计为切换修整操作和正常PLL操作。在修整操作(称作校准状态)期间，VCO 308将被修整为具有合适的特征曲线。在完成修整操作之后，PLL开始在正常操作(称作正常操作状态)中操作。
[0051] 耦合在低通滤波器306下游的第一开关305在导通状态中将该低通滤波器连接到VCO 308。正常操作状态中是这样的，其允许将环路滤波器电压VLF施加给VCO 308，由此控制该VCO。在校准状态中，第一开关305处于非导通状态。第二开关307在正常操作状态中处于非导通状态，且在校准状态中处于导通状态，这允许将参考电压VREF施加给VCO 308并对其进行校准。
[0052] 在修整操作期间，第一开关305打开，且第二开关307闭合。参考电压VREF，而不是环路滤波器电压VLF，总是被施加给VCO 308的电压输入。参考电压VREF是VCO输入电压范围的标称中心电压，在该VCO输入电压范围内VCO 308设计为操作。该数值通常设为
电源电压VDD的一半。该参考电压VDD/2能够容易地由芯片上电路或包括具有PLL的电路的芯片外的电路来提供。在本实施例中，如图2中所示，参考电压设计为修整电路的一部分。可容易地看见，分压器314由两个高
密度电阻器R来设计，具有不消耗大的空间的益处。替代解决方案可以是用晶体管(未示出)实现的分压器。为了在正常操作中节省功率，分压器314设计为具有掉电开关314A。电路用作在正常操作状态中掉电并且仅在修整操作期间加电的参考电压生成器。
[0053] 校准电路312设置为使得误差信号UP、DOWN被施加给校准电路312。校准电路312控制VCO 308的修整电路320，由此修整VCO 308以在正常操作模式中使用。
[0054] 图3示出图2的压控振荡器308的示例性特征曲线(也称作操作曲线)。VCO 308具有相对于输出频率F的多条VCO输入电压V的操作曲线。校准(也称为VCO修整)包括选择中心频率VCTR涵盖所期望的VCO操作范围的VCO操作曲线。频率范围是VCO从FMAX至FMIN的且取决于从VMAX至VMIN的电压范围的操作范围的一部分。
[0055] 图4A示出校准电路312的详细框图。这是仅在自校准操作期间(即在校准状态中)操作的数字电路。校准电路312包括编码器402、时钟生成器404、D触发器410、两个复用器412、414，和状态机406。
[0056] 编码器402具有第一编码器输入、第二编码器输入、提供第一编码器输出信号S<0>的第一编码器输出，和提供第二编码器输出信号S<1>的第二编码器输出。在第一编码器输入处施加第一编码器输入信号A。在第二编码器输入处施加第二编码器输入信号B。第一和第二编码器输出信号S<0>、S<1>取决于第一和第二编码器输入信号A、B。信号A、B、S<0>、S<1>是具有要么是HIGH状态/逻辑1(例如对应于高电压
水平)要么是LOW状态/逻辑0(例如对应于
低电压水平)的逻辑信号。
[0057] 图4B示出指示信号A、B、S<0>、S<1>的状态的编码器表格。如果第一和第二编码器输入信号A、B是相同的，即编码器输入信号A、B要么都是逻辑0，要么都是逻辑1，则第一和第二编码器输出信号S<0>、S<1>是逻辑0。如果第一和第二编码器输入信号A、B是不同的，即编码器输入信号A、B中的一个是逻辑0且另一个是逻辑1，则第一编码器输出信号S<0>是逻辑1。仅如果第一编码器输入信号A是逻辑0且第二编码器输入信号B是逻辑1，第二编码器输出信号S<1>才是逻辑1。该组合在反馈信号FDIV领先于输入信号FIN时发生，这由P2来指示。如果第一编码器输入信号A是逻辑1且第二编码器输入信号B是逻辑0，则第二编码器输出信号S<1>是逻辑0。该组合在反馈信号FDIV滞后于输入信号FIN时发生，这由P1来指示。
[0058] 回到图4A，提供第一编码器输入信号A的第一复用器412耦合在第一编码器输入的上游。提供第二编码器输出信号B的第二复用器414耦合在第二编码器输入的上游。第一误差信号UP被施加给第一复用器412。第二误差信号DOWN被施加给第二复用器414。而且，具有给定状态的信号Tie_low被施加给第一和第二复用器412、414。第一和第二复用器412、414中的每个适于选择其输入信号中的一个并将在其输出处提供该输入信号。在校准状态中，第一和第二复用器412、414提供第一和第二误差信号UP、DOWN作为第一和第二编码器输入信号A、B。在正常操作状态中，第一和第二复用器412、414的输出被绑定到给定状态Tie_low。
[0059] 第一编码器输出信号S<0>被施加给时钟生成器404，时钟生成器生成具有比第一编码器输出信号S<0>更低的频率的时钟信号CLK。第二编码器输出信号S<1>被施加给被时钟信号CLK触发的D触发器410的输入D。当被触发时，在D触发器410的输出Q处提供输入信号D。由此，D触发器410提供采样保持功能。D触发器410的输出信号被施加给状态机406，该状态机适于生成被施加给修整电路320的L位的控制字Cal。状态机406生成提供给VCO 308的控制字Cal序列，以按顺序地选择不同的VCO操作曲线，直至选择对于正常使用合适的VCO操作曲线。在对于每条VCO操作曲线，参考电压VREF被施加给VCO 308的情况下，VCO 308生成具有恒定频率的输出信号FOUT。如果生成所期望的频率，则固定控制字Cal。在完成校准之后，由状态机406提供的终止信号Cal_end发起正常操作状态。终止信号Cal_end还重置第一和第二复用器412、414，由此给定状态Tie_low被施加给编码器
402，这使得校准电路312的校准过程停止。
[0060] 图5示出实施为晶体管级设计的示例性数模转换器电路的实施例。DAC电路用作压控振荡器308的修整电路320，然而其能够是任何类型的DAC电路。
[0061] 该电路包括多个晶体管电流源501，每个晶体管电流源与模拟MOSFET开关502串联耦合。模拟MOSFET开关502和晶体管电流源501的支路并联地耦合。支路用作适于提供如下二进制加权电流的可切换二进制比例电流源：I、2*I、4*I、8*I……。电路提供电流输出，该电流输出取决于与位的状态对应地设置模拟MOSFET开关502并将具有导通的模拟MOSFET开关502的支路的电流加起来的位序列，由此提供对应于位序列的电流。
[0062] 图6示出示例性校准过程的步骤。图6示出从校准阶段到正常PLL操作的程序。
[0063] 在第一步骤900(可称作“加电/cal信号”)中，开始修整过程。PLL每次加电，通过信号(例如开始信号Cal_on)触发校准的开始。
[0064] 在第二步骤902(可称作“配置用于VCO中心频率校准的开关”)中，第一和第二开关305、307分别设置为非导通状态和导通状态，这允许校准VCO 308的中心频率。
[0065] 在第三步骤904(可称作“执行中心频率校准”)中，执行校准过程，直至找到合适的控制字。
[0066] 在第四步骤906(可称作“冻结用于VCO的数字控制字L”)中，固定合适的控制设置。
[0067] 在第五步骤910(可称作“禁用校准电路；连接环路”)中，停止校准环路的操作，且将第一和第二开关305、307分别设置为导通状态和非导通状态，这允许通过反馈环路控制VOC 308的操作。
[0068] 在第六步骤912(可称作“锁相操作”)中，PLL电路在正常操作状态中工作。
[0069] 图7示出校准状态中信号的时间图。该图示出相对于时间t的输入信号FIN、反馈信号FDIV、对应于第一误差信号UP的第一编码器输入信号A、对应于第二误差信号DOWN的第二编码器输入信号B、第二编码器输出信号S<1>和第一编码器输出信号S<0>。在时间区域P1中，反馈信号FDIV滞后于输入信号FIN。在时间区域P2中，反馈信号FDIV领先于输入信号FIN。
[0070] 上述时间图可指示下述校准过程。PLL电流每次加电，VCO 308将被修整到当前合适修整设定。而且，任何时候重置信号被施加给PLL，可重复PLL自校准操作。
[0071] 通过如图4A中所示的开始信号Cal_on的上升沿来触发校准。它打开第一开关305并闭合第二开关307，由此将参考电压VREF施加给VCO 308。修整电流320的控制输入连接到校准电路312的控制字Cal。自由运行的VCO 308的频率被反馈分频器310分成更低的频率并反馈给相位/频率检测器302。第一和第二复用器412、414设置为提供第一和第二误差信号UP、DOWN。
[0072] 当反馈信号FDIV的相位领先于输入信号FIN的相位时，相位/频率检测器302的、提供第二误差信号DOWN的端口输出更宽的脉冲，这在时间区域P2中示出。在另一方面，当反馈信号FDIV的相位滞后于输入信号FIN的相位时，相位/频率检测器302的、提供第一误差信号UP的端口输出更宽的脉冲，这在时间区域P1中示出。如图4B中所示，这些脉冲被传输给校准电路312并被编码。编码器402以如编码器表格中所示的方式编码与第一和第二误差信号UP和DOWN对应的编码器输入信号A和B。在图4B的编码器表格中还指示对应于时间区域P1和P2的状态。第一编码器输出信号S<0>是指示反馈信号FDIV相对于输入信号FIN在任一方向上的偏移的矩形脉冲序列。形象地说，第一编码器输出信号S<0>通过融合与第一和第二误差信号UP、DOWN对应的第一和第二编码器输入信号A、B来形成。去除没有偏移信息的峰值。第二编码器输出信号S<1>包括具有不同长度的脉冲，该具有不同长度的脉冲对应于第二编码器输入信号B的脉冲，并指示反馈信号FDIV是否领先于输入信号FIN以及领先程度。去除没有偏移信息的峰值。在图7中，能够观察到在对应编码方案的情况中的UP和DOWN脉冲生成的时间图。
[0073] 图8A和8B示出第一编码器输出信号S<0>和时钟信号CLK，图8A以放大的方式示出图8B的时间段。
[0074] 第一编码器输出信号S<0>(它是编码器的较低输出位)被时钟生成器延迟并划分，以提供用于触发采样的时钟信号CLK的新脉冲。图8A和8B示出时钟信号，该时钟信号是由时钟生成器404生成的第一编码器输出信号S<0>的延迟并划分的版本。所导致的时钟信号CLK相对于第一编码器输出信号S<0>是延迟的，并具有比它更大的脉冲间隔。在此示出8ns的延迟和为32的分频系数。图8A和图8B清楚地示出，时钟信号CLK的频率低于第一编码器输出信号S<0>的频率。
[0075] 时钟生成器404所生成的时钟信号CLK的脉冲则被用于通过D触发器410对第二编码器输出信号S<1>(它是编码器的较高输出位)采样。时钟生成器404用作计时器，该计时器允许以比在编码器的输出处提供的信号的频率更低的频率对第二编码器输出信号S<1>采样，这给VCO 308时间以在改变VCO频率之后稳定并允许良好地测量调整的频率。时钟信号的沿相对于第一编码器输出信号S<0>以及第二编码器输出信号S<1>的微小延迟确保对第二编码器输出信号S<1>的信息的良好采样，这是因为所述沿发生于第二编码器输出信号S<1>明显地达到要么其HIGH状态要么其LOW状态时。
[0076] 如果反馈信号FDIV的相位领先于输入信号FIN的相位，则将对逻辑HIGH采样。如果反馈信号FDIV的相位滞后于输入信号FIN的相位，则将对逻辑LOW采样。
[0077] 被所采样的逻辑HIGH或LOW信号控制，状态机406生成对应的L位控制字Cal
，以控制压控振荡器308的修整电路320。压控振荡器308的输出信号FOSC的输出频率则将增大或减小，直至实现所期望的频率。通过系统限定的合适的修整范围和分辨率，能够定制来自状态机406的L位控制字。另外，能够通过顺序搜索或二进制搜索来实施校准算法，二进制搜索通常更快。在完成校准之后，终止信号Cal_end为HIGH，使得自校准电路312与PLL环路断开。同时，第二开关307打开，且第一开关305闭合。PLL电路则连接到用于正常PLL操作的配置。[0078] 图9A、9B、9C示出在不同的PVT(工艺、电压和
温度)条件下使用二进制搜索算法的自校准过程。在此，目标VCO中心频率和FDIV分别设置为32MHz和1MHz。示出相对于时间t的反馈信号FDIV、输出信号FOSC的频率和终止信号Cal_end。电源电压Vdd、工艺
角和温度Temp在图之间是不同的。图9A指的是Vdd＝3.3V、TT角、Temp＝27C。图9B指的是Vdd＝3.6V、FF角、Temp＝-40C。图9C指的是Vdd＝2.9V、SS角、Temp＝125C。这些图示出取决于反馈信号FDIV的输出信号的频率FOSC的步进式修正。由于二进制搜索算法，修正随着步数增大而变小。
[0079] 本保护范围不限于本文中以上给出的示例。本发明体现于每个新特征和每个特征组合中，其特别地包括在
权利要求书中陈述的任何特征的每个组合，即使该特征或该特征组合没有在权利要求书中或示例中明确陈述。
[0080] 附图标记
[0081] 302 相位/频率检测器
[0082] 303 环路滤波器
[0083] 304 电荷泵
[0084] 305、307、314A、502 开关
[0085] 306 低通滤波器
[0086] 308 压控振荡器
[0087] 310 反馈分频器
[0088] 312 校准电路
[0089] 314 电路
[0090] 320 修整电路
[0091] 322 电流控制振荡器
[0092] 402 编码器
[0093] 404 时钟生成器
[0094] 406 状态机
[0095] 410 D触发器
[0096] 412、414 复用器
[0097] 501 晶体管
[0098] 900、902、904、906、912、
[0099] 912 步骤
[0100] A、B 编码器输入信号
[0101] b 位
[0102] Cal_on 开始信号
[0103] Cal_end 终止信号
[0104] Cal 控制字
[0105] CL、CS 电容器
[0106] CLK 时钟信号
[0107] D 输入
[0108] F、FCTR、FMAX、FMIN 频率
[0109] FDIV 反馈信号
[0110] FE、UP、DOWN 误差信号
[0111] FIN 输入信号
[0112] FOSC 输出信号
[0113] I 电流
[0114] L 位
[0115] Q 输出
[0116] R 电阻器
[0117] P1、P2 时间区域
[0118] S<0>、S<1> 编码器输出信号
[0119] t 时间
[0120] Tie_low 信号
[0121] V、VLF、VREF、VCTR、VMAX、
[0122] VMIN、VDD 电压
