技术领域
[0001] 本
发明涉及一种用于16位高精度低功耗SAR A/D转换器的可调增益的高速高精度比较器电路，属于集成电路高精度低功耗A/D转换器技术领域。
背景技术
[0002] 比较器是将一个模拟
电压信号与一个基准电压进行比较的电路，输入是
模拟信号，输出是
数字信号。比较器广泛应用于A/D转换器中，用于将前一级的
输出信号进行比较、转换成相应的数字码流，随后输出给相应的数字模
块进行DSP处理，成为绝大多数A/D转换器中不可或缺的一部分。随着模/数转换器的转换位数、
采样速率的提高以及应用灵活性的增加，对转换器和内部电路(比较器)也提出了更苛刻的要求，如积分非线性INL、微分非线性DNL、有效位数ENOB、比较器的增益、-3dB带宽和传播延时等。
[0003] 目前绝大多数高精度低功耗SAR A/D转换器多采用多级运放+Latch
锁存器结构的比较器。传统的多级高精度比较器，各个模块参数是固定的，它只能在既定参数下进行工作，比如固定的增益、-3dB带宽和传播延时，无法根据Foundry厂流片后测试结果进行性能调整。
[0004] 固定增益、带宽的比较器是有
缺陷的，比如器件失配、
电源电压和
温度变化都会导致比较器性能降低，使得比较器最终参数与设计值偏差较大，从而影响整体A/D转换器的性能。如若提前预留足够的指标空余量，会牺牲较大的电路功耗和芯片面积；此外，固定增益和-3dB带宽的比较器，电路成本较高。
[0005] 芯片在Foundry厂流片过程中存在一定程度的器件失配，无修调功能的比较器无法根据Foundry厂流片后测试结果进行性能调整，因此高速高精度比较器和前一级的采样/保持电路的性能指标会受到影响而下降。
发明内容
[0006] 本发明的技术解决的问题是：克服
现有技术的不足，提出一种可调增益的高速高精度比较器电路，实现了自适应带宽和增益调整，能够根据Foundry厂流片后测试结果进行性能调整。
[0007] 本发明的技术解决方案是：
[0008] 一种可调增益的高速高精度比较器电路，包括前置预
放大器、两级再放大器、Latch锁存器、FUSE电路
偏置电路和时钟电路，其中：
[0009] 前置预放大器，将前一级采样/保持电路输出的差分模拟微小信号识别并放大，得到初次放大的模拟电压信号，输出至两级再放大器；
[0010] 两级再放大器，采用两级放大器结构，将前置预放大器输出的模拟电压信号再次放大至较大幅值，输出至Latch锁存器输入端；
[0011] Latch锁存器，在时钟电路输出信号SCLK控制下，将接收的模拟电压信号转换成“0”、“1”数字电平，作为后续DSP处理的关键
输入信号；
[0012] FUSE电路，烧录FUSE码后，调节偏置电路输出
电流I1、I2、I3和时钟电路输出时钟SCLK；所述FUSE码根据Latch锁存器输出端和时钟电路输出端信号确定；
[0013] 偏置电路，在FUSE电路的FUSE码控制下，产生三条偏置电流I1、I2、I3，分别提供给前置预放大器和两级再放大器；
[0014] 时钟电路，在FUSE电路的FUSE码控制下，产生控制偏置电路和Latch锁存器的信号。
[0015] 所述两级再放大器包括第一级放大器和第二级放大器；第一级放大器将前置预放大器输出的模拟电压信号再放大后输出给第二级放大器，第二级放大器将第一级放大器的输出模拟电压信号进行第三级放大，并输出给Latch锁存器。
[0016] 时钟电路产生两条输出信号：SCLK信号和反馈回偏置电路的FB信号，SCLK信号用于控制Latch锁存器和FUSE电路，FB信号用于控制偏置电路。
[0017] 所述FUSE码使得Latch锁存器输出信号和时钟电路输出信号尽量接近理想值。
[0018] 偏置电路包括偏置电流产生模块K1、CMOS
开关模块K2、
反相器模块K3以及
启动电路K4；
[0019] 反相器模块K3包括三组反相器INV1、INV2、INV3，CMOS开关模块K2包括NMOS管M4、M5、M6、M7、M8、M9、M10、M11、M12、M15、M16和M17，偏置电流产生模块K1包括PMOS管M18、M19、M20、M21、M22和M23，NMOS管M13、M14、M24、M25、M26、M27、M28、M29、M30、M31、M32、M33和M34。
[0020] 信号SW0、SW1、SW2为FUSE电路输出给偏置电路的信号；信号SW0通过反相器INV1变为其反相信号SN0，信号SW1通过反相器INV2变为其反相信号SN1，信号SW2通过反相器INV3变为其反相信号SN2；信号SW0连接NMOS管M4的栅极，NMOS管M4的源极与NMOS管M6的栅极相连，信号SN0连接NMOS管M5的栅极，M5的源极接地，M5的漏极接NMOS管M6的栅极，M6的源极接NMOS管M17的漏极，M17的源极电流记为Ib1；信号SW1连接NMOS管M7的栅极，M7的源极与NMOS管M9的栅极相连，信号SN1连接NMOS管M8的栅极，M8的源极接地，漏极接M9的栅极；M9管的源极接NMOS管M16的漏极，M16的源极电流记为Ib2；信号SW2连接NMOS管M10的栅极，M10的源极与NMOS管M12的栅极相连，信号SN2连接NMOS管M11的栅极，M11的源极接地，漏极接M12的栅极；M12的源极接NMOS管M15的漏极，M15的源极电流记为Ib3；NMOS管M14漏极连接M13源极，M14源极电流记为Ib4。
[0021] M4、M7和M10的漏极均连接至启动电路的第一偏置电压输出端，M13的栅极连接至启动电路的第一偏置电压输出端；M14、M15、M16和M17的栅极均连接至启动电路的第二偏置电压输出端，M14、M15、M16和M17的源极均接地；M6、M9、M12和M13的漏极连接在一起；
[0022] PMOS管M19的漏极与M13的漏极连接，M19的栅极、M21的栅极和M23的栅极连接后再与M13的漏极连接，PMOS管M18的漏极与M19的源极连接，M18的栅极、M20的栅极和M22的栅极相连后再与M19的源极连接，M18的源极、M20的源极和M22的源极均接电源；M20的漏极与M21的源极连接，M22的漏极与M23的源极连接；M24、M25、M26、M27、M29、M31、M33的栅极相连，M26的漏极连接M25的源极，M25的漏极接M24的源级，M24的漏极接M21的漏极，M21的漏极同时与M24的栅极连接；M28的漏极接M27的源级，M28、M30、M32和M34的栅极连接后与M27的漏极相连，M27的漏极与M23的漏极连接；M30的漏极接M29的源极，M32的漏极接M31的源极，M34的漏极接M33的源级，M26、M28、M30、M32和M34的源极均接地；M29的漏极作为偏置电路电流I1的输出端，M31的漏极作为偏置电路电流I2的输出端，M33的漏极作为偏置电路电流I3的输出端。
[0023] Ib1、Ib2、Ib3、Ib4满足Ib1：Ib2：Ib3：Ib4＝1:2:4:8:16。
[0024] 时钟电路包括第一控制开关K5、第二控制开关K6和
振荡器模块K7。
[0025] 第一控制开关K5包括反相器INV11、INV12、INV13、INV14、INV15、INV16和INV17，第二控制开关K6包括反相器INV18、INV19、INV20、INV21和INV22。FUSE电路输出给时钟电路的信号为SW11、SW12、SW13、SW14、SW15、SW16、SW17、SW18、SW19、SW20、SW21、SW22；SW11经反相器INV11后变为其反相信号SN11，SW12经反相器INV12后变为其反相信号SN12，SW13经反相器INV13后变为其反相信号SN13，SW14经反相器INV14后变为其反相信号SN14，SW15经反相器INV15后变为其反相信号SN15，SW16经反相器INV16后变为其反相信号SN16，SW17经反相器INV17后变为其反相信号SN17，SW18经反相器INV18后变为其反相信号SN18，SW19经反相器INV19后变为其反相信号SN19，SW20经反相器INV20后变为其反相信号SN20，SW21经反相器INV21后变为其反相信号SN21，SW22经反相器INV22后变为其反相信号SN22；
[0026] 振荡器模块K7包括七个相同的电流支路；NMOS管MD13、MD14、MD18、MD19、MD20、MD21、MD22、MD23和MD24；PMOS管MD25和MD26；
[0027] 第i个电流支路ISi包括PMOS管MiA、MiB、MiC和MiD，MiA源极和MiC源极均接电源，MiA的漏极与MiB的源极连接，MiC的漏极同时与MiB的栅极以及MiD的源极连接，MiD的漏极接偏置电压Vbd2，MiA的栅极接偏置电压Vbd1。MiC的栅极连接信号SN1i，MiD的栅极连接信号SW1i，MiB的漏极接MD13的漏极；MD13的栅极接固定电压，MD13的源极同时连接MD14的漏极以及MD18的源极，MD14的源极接地，MD14的栅极通过第一电容支路与MD19的源极连接，MD14的栅极通过第二电容支路与MD20的源极连接，MD14的栅极通过第三电容支路与MD21的源极连接，所述第一电容支路由电容C1、C2、C3、C4
串联形成，第二电容支路由电容C5、C6串联形成，第三电容支路由电容C7形成；MD18的漏极、MD19的漏极、MD20的漏极、MD21的漏极与MD22的源极连接，MD18的栅极与信号SN18连接，MD19的栅极与信号SN19连接，MD20的栅极与信号SN20连接，MD21的栅极与信号SN21连接；MD22的栅极与信号SN22连接；MD22的漏极与MD23的栅极连接，MD23的源极接地，漏极作为时钟电路的输出端；MD24的源极与MD23的漏极连接，MD24的漏极与MD25的漏极连接，MD24的栅极接偏置电压；MD25的栅极接偏置电压Vbd2，MD25的源极MD26的漏极，MD26的源极接电源，MD26的栅极接偏置电压Vbd1。
[0028] 第一电容支路电容总值为第二电容支路电容总值的2倍，第二电容支路电容总值为第三电容支路电容总值的2倍。
[0029] FUSE电路包括FUSE烧录电路和FUSE读取电路，FUSE烧录电路将需要的FUSE码烧录进该模块中，并固定码值；FUSE读取电路，将固定在FUSE烧录电路里的FUSE码读出，然后修调偏置电路的输出电流和时钟电路的时钟
频率，修调系数通过外部
控制信号设置。
[0030] 所述比较器电路的增益与带宽调节范围是Gain：91dB、-3dB带宽：5.3MHz～Gain：92dB、-3dB带宽：3.1MHz。
[0031] 本发明与现有技术相比的有益效果是：
[0032] (1)本发明FUSE电路在实际测试过程中，能够根据比较器输出的
差分信号和误判LSB字符，对前置放大器、两级再放大器和时钟电路的输出时钟频率进行写码修调，改善高速高精度比较器的增益和-3dB带宽和时钟频率，从而快速适应电路的实际应用环境。另外，本发明的偏置电路包含四路成比例的电流通路及其控制电路，其中电流通路的电流关系为Ib1：Ib2：Ib3：Ib4＝1:2:4:8:16，通过设置相应的控制位，实现不同的电流系数，也能实现放大器自适应带宽和增益调整，满足不同应用环境对比较器的要求。
[0033] (2)本发明通过偏置电路Ib1：Ib2：Ib3：Ib4＝1:2:4:8:16的设计和FUSE码的选取，实现了多档位调节方式，先对电路进行大范围粗调，再对电路进行小范围微调，即通过调节偏置电路的支路电流，产生控制比较器多级运放的偏置电压，实现对比较器和时钟电路的精准调节。
[0034] (3)本发明解决了流片后的电路无法再根据实际工作环境修调的难题，根据偏置电路的电流比例，结合FUSE码修正偏差，实现根据Foundry厂流片后测试结果进行性能调整，可替代数字后台校准和激光修调，降低芯片功耗与修调成本。
[0035] (4)本发明可应用于转换位数12位以上的高精度低功耗
模数转换器，为下一步研制更高转换位数和采样率的、更高性能的低功耗模数转换器提供技术
支撑。
附图说明
[0036] 图1为本发明的高速高精度比较器电路原理示意图；
[0037] 图2为本发明的运放的偏置电路结构图；
[0038] 图3为本发明的三级运放的电路结构示意图；
[0039] 图4为本发明的Latch锁存器的电路结构图；
[0040] 图5为本发明的高速高精度比较器的增益、带宽图；
[0041] 图6为本发明的时钟电路结构图；
[0042] 图7为本发明的FUSE电路结构示意图。
具体实施方式
[0043] 以下内容结合附图和具体实例对本发明进行详细说明。
[0044] 本发明针对12位以上的高精度低功耗SAR ADC，提供了一种可调增益的高速高精度比较器电路，以修正芯片在Foundry厂流片过程中产生的器件失配，改变比较器的增益、带宽传播延时等指标，提高A/D转换器的整体性能。
[0045] 本发明电路整体
框图如图1所示。该电路包括前置预放大器101、两级再放大器102、Latch锁存器103、FUSE电路104、偏置电路105和时钟电路106。由于
差分放大器具有较好的电源抑制比和共模抑制比，所以在采集微伏信号时，前置预放大器、两级再放大器和Latch锁存器的输入输出均输入采用全差分信号。这种结构可消除外界的共模干扰，极大提高比较器的
稳定性。其中：
[0046] 前置预放大器101，在SAR ADC中，前级采样/保持电路采集模拟输入信号，电荷再分配后输出信号；前置预放大器识别该信号并放大，得到初次放大的模拟电压信号，并将该电压信号输出至两级再放大器；两级再放大器102，将前置预放大器的
输出电压信号再次放大至较大幅值，输出至Latch锁存器103输入端；在时钟电路106输出信号SCLK控制下，将经多次放大的差分模拟电压信号再次放大至“0”、“1”数字电平；作为后续DSP处理的关键输入信号。偏置电路105，为比较器的前三级运放提供偏置电流；时钟电路106，为Latch锁存器提供锁存同步时钟。
[0047] 为降低运放的设计难度与修调码的修调复杂程度，Latch锁存器的前三级运放均采用相似的电路结构，第一级运放(前置放大器)的输入信号比较小，所以必须具备较大的带宽，降低放大所需的时间；第二级和第一级的要求相似，可适当降低带宽来增加增益；第三级主要提供大增益，减小带宽。
[0048] 前置预放大器、第二级放大器和第三级放大器均采用套筒结构，如图3所示。Ii通过改变Vi来控制尾电
流管MA0尾电流的大小。同时，为了增加增益，增加了MA3、MA4管。为了进一步增大增益，增加了由MA5、MA6、MA7、MA8构成的折叠互联结构。MA0的漏极接MA1和MA2的源极，MA1和MA2的漏极分别接MA3和MA4的源极；MA5、MA6、MA7、MA8的源极接地。MA5、MA7的栅极相连且接MA3的漏极，MA6、MA8的栅极相连且接MA4的漏极；MA5和MA6的漏极连接MA3的漏极，MA7和MA8的漏极连接MA4的漏极；“CMFB”为共模控
制模块。
[0049] Latch锁存器结构由两对CMOS开关A1、A2和锁存器A3以及
缓冲器Buffer组成，如图4所示。COMS开关A1、A2由控制信号SCLK控制，锁存器由两个反相器头尾相串连组成，其中MC1和MC3的源极接地，MC2和MC4的源极接高电平。MC1和MC2的漏极相连后接MC3和MC4的栅极，MC3和MC4的漏极相连后接MC1和MC2的栅极。当被第三级运放放大后的信号VX传输至CMOS开关时，SCLK＝1,开关导通，VX迅速被首尾相连的反相器放大至“电源电压”“和“地”，再经缓冲器Buffer缓冲后传输到下一级。
[0050] FUSE电路包含FUSE烧录电路和FUSE读取电路；FUSE烧录电路包括数字控制电路和FUSE寄存器，如图7所示。
[0051] FUSE电路在补获FUSE码过程中，根据Latch锁存器和时钟电路输出的相应信号，获取相应的FUSE码，在相应的
时钟信号2和数字控制电路的控制下，FUSE码被存储到寄存器中，然后再将对应未知的FUSE烧断，实现FUSE码的烧录；在时钟信号3控制下，FUSE读取电路程序开启，将FUSE码读出并修调对应
位置的电路，如偏置电路、时钟电路。最终将比较器的增益和-3dB带宽调节至理想状态，时钟电路输出的频率与
相位匹配比较器。
[0052] 因流片过程中产生的器件失配，导致实际指标与仿真值存在偏差。FUSE电路(104)，通过检测Latch锁存器输出信号Vout+、Vout-和时钟电路输出信号SCLK，判断实际值与理想值之间的差异。合理设置FUSE阵列码，提高各模块的各项指标，实现修调比较器和时钟电路的性能。FUSE码使得Latch锁存器输出端和时钟电路输出端信号尽量接近理想值。
[0053] 偏置电路包括偏置电流产生模块K1、CMOS开关模块K2、反相器模块K3以及启动电路K4，如图2所示。
[0054] K3模块包含三组反相器INV1、INV2、INV3，SW0信号通过反相器INV1变为其反相信号SN0；SW1信号通过反相器INV2变为其反相信号SN1，SW2信号通过反相器INV3变为其反相信号SN2。SW0～SW2调节范围是[000]～[111]。
[0055] K2模块包含四路成比例的电流通路及其控制电路，其中电流通路的电流关系为Ib1：Ib2：Ib3：Ib4＝1:2:4:8:16。最终流经PMOS管M19的电流是IM19＝Ib1+Ib2+Ib3+Ib4。FUSE电路的输出码[SW0:SW2]通过控制偏置电路的输出电流I1、I2、I3间接控制比较器的性能指标。以Ib1支路电流为例进行修调说明，当SW0＝1时，SN0＝0，NMOS管M4导通，NMOS管M5截止，将M4漏端的第一偏置电压(接近高电平1)传输至M6的栅极，M6导通，流经M17管的电流Ib1增加到M19管中，再通过两组
电流镜M18～M23、M24～M28镜像至输出电流I1、I2、I3；当SW0＝0时，SN0＝1，NMOS管M4截止，NMOS管M5导通，将M5源端的低电平“0”传输至M6的栅极，M6截止，流经M17管的电流Ib1＝0uA，流经M19管的电流IM19保持不变。其他支路电流调节方式相同，因此IM19的调节范围是IM19＝Ib1+Ib2+Ib3+Ib4，IM19＝Ib4～1.9375*Ib4。偏置电路输出电流的调节范围如下：
[0056] I1：1*I1A～1.9375*I1A；
[0057] I2：1*I2A～1.9375*I2A；
[0058] I3：1*I3A～1.9375*I3A；
[0059] 其中，I1A、I2A、I3A分别代表对应输出偏置电流的未调节值。此种调节方式的优势是既有粗调也有微调、调节范围较广、调节方式灵活。通过此方式，可以实现对比较器增益和-3dB带宽进行粗调和微调，调节范围是Gain：91dB、-3dB带宽：5.3MHz～Gain：92dB、-3dB带宽：3.1MHz，如图5所示。
[0060] CMOS开关模块K2包括NMOS管M4、M5、M6、M7、M8、M9、M10、M11、M12、M15、M16和M17。偏置电流产生模块K1包括PMOS管M18、M19、M20、M21、M22和M23，NMOS管M13、M14、M24、M25、M26、M27、M28、M29、M30、M31、M32、M33和M34。信号SW0连接NMOS管M4的栅极，NMOS管M4的源极与NMOS管M6的栅极相连，信号SN0连接NMOS管M5的栅极，M5的源极接地，M5的漏极接NMOS管M6的栅极；M6的源极接NMOS管M17的漏极，M17的源极电流记为Ib1。信号SW1连接NMOS管M7的栅极，M7的源极与NMOS管M9的栅极相连，信号SN1连接NMOS管M8的栅极，M8的源极接地，漏极接M9的栅极；M9管的源极接NMOS管M16的漏极，M16的源极电流记为Ib2。信号SW2连接NMOS管M10的栅极，M10的源极与NMOS管M12的栅极相连，信号SN2连接NMOS管M11的栅极，M11的源极接地，漏极接M12的栅极；M12的源极接NMOS管M15的漏极，M15的源极电流记为Ib3。NMOS管M14漏极连接M13源极，M14源极电流记为Ib4。
[0061] M4、M7和M10的漏极均连接至启动电路的第一偏置电压输出端，M13的栅极连接至启动电路的第一偏置电压输出端，M14、M15、M16和M17的栅极均连接至启动电路的第二偏置电压输出端，M14、M15、M16和M17的源极均接地；M6、M9、M12和M13的漏极连接在一起。
[0062] PMOS管M19的漏极与NMOS管M13的漏极连接，M19的栅极、M21的栅极和M23的栅极连接后再与M13的漏极连接，PMOS管M18的漏极与M19的源极连接，M18的栅极、M20的栅极和M22的栅极相连后再与M19的源极连接，M18的源极、M20的源极和M22的源极均接电源；M20的漏极与M21的源极连接，M22的漏极与M23的源极连接；M24、M25、M26、M27、M29、M31、M33的栅极相连，M26的漏极连接M25的源极，M25的漏极接M24的源级，M24的漏极接M21的漏极，M21的漏极同时与M24的栅极连接；M28的漏极接M27的源级，M28、M30、M32和M34的栅极连接后与M27的漏极相连，M27的漏极与M23的漏极连接；M30的漏极接M29的源极，M32的漏极接M31的源极，M34的漏极接M33的源级，M26、M28、M30、M32和M34的源极均接地，M29的漏极作为偏置电路电流I1的输出端，M31的漏极作为偏置电路电流I2的输出端，M33的漏极作为偏置电路电流I3的输出端。信号SW0、SW1、SW2为FUSE电路输出给偏置电路的信号。
[0063] 如图6所示，时钟电路包括第一控制开关K5、第二控制开关K6和振荡器模块K7。第一控制开关K5包括反相器INV11、INV12、INV13、INV14、INV15、INV16和INV17，第二控制开关K6包括反相器INV18、INV19、INV20、INV21和INV22。
[0064] FUSE电路输出给时钟电路的信号为SW11、SW12、SW13、SW14、SW15、SW16、SW17、SW18、SW19、SW20、SW21、SW22；SW11经反相器INV11后变为其反相信号SN11，SW12经反相器INV12后变为其反相信号SN12，SW13经反相器INV13后变为其反相信号SN13，SW14经反相器INV14后变为其反相信号SN14，SW15经反相器INV15后变为其反相信号SN15，SW16经反相器INV16后变为其反相信号SN16，SW17经反相器INV17后变为其反相信号SN17，SW18经反相器INV18后变为其反相信号SN18，SW19经反相器INV19后变为其反相信号SN19，SW20经反相器INV20后变为其反相信号SN20，SW21经反相器INV21后变为其反相信号SN21，SW22经反相器INV22后变为其反相信号SN22。
[0065] 振荡器模块K7包括七个相同的电流支路、NMOS管MD13、MD14、MD18、MD19、MD20、MD21、MD22、MD23和MD24；PMOS管MD25、MD26。第i个电流支路ISi包括PMOS管MiA、MiB、MiC和MiD，MiA源极和MiC源极均接电源，MiA的漏极与MiB的源极连接，MiC的漏极同时与MiB的栅极以及MiD的源极连接，MiD的漏极接偏置电压Vbd2，MiA的栅极接偏置电压Vbd1，MiC的栅极连接信号SN1i，MiD的栅极连接信号SW1i，MiB的漏极接MD13的漏极；MD13的栅极接固定电压，MD13的源极同时连接MD14的漏极以及MD18的源极，MD14的源极接地。MD14的栅极通过第一支路与MD19的源极连接，MD14的栅极通过第二支路与MD20的源极连接，MD14的栅极通过第三支路与MD21的源极连接；所述第一支路由电容C1、C2、C3、C4串联形成，第二支路由电容C5、C6串联形成，第三支路由电容C7形成。MD18的漏极、MD19的漏极、MD20的漏极、MD21的漏极与MD22的源极连接。MD18的栅极与信号SN18连接，MD19的栅极与信号SN19连接，MD20的栅极与信号SN20连接，MD21的栅极与信号SN21连接；MD22的栅极与信号SN22连接；MD22的漏极与MD23的栅极连接，MD23的源极接地，漏极作为时钟电路的输出端；MD24的源极与MD23的漏极连接，MD24的漏极与MD25的漏极连接，MD24的栅极接偏置电压；MD25的栅极接偏置电压Vbd2，MD25的源极MD26的漏极，MD26的源极接电源，MD26的栅极接偏置电压Vbd1。
[0066] 比较器的输出通过FUSE电路送至时钟电路后又回到比较器，形成一个环形振荡器。
[0067] 经过整形电路后的信号对RC电路进行充放电，当输出电压高于高参考电平或低于低参考电平时都会引起比较器输出的翻转，通过整形后输出。通过对RC大小的调节，可以实现不同频率的调节。3条电容支路通过熔丝控制开关来选通接入电容大小，3条电容支路的电容总值为2倍递增关系。
[0068] FUSE电路码[SW11:SW17]控制振荡器中流经NMOS管MD13的电流IMD13；SW11控制支路电流IS1，SW12控制支路电流IS2......FUSE电路码[SW18:SW21]控制振荡器K7模块里的三条电容支路，控制连入的电容数量。以IS1支路电流为例进行修调说明，当SW11＝0时，SN11＝1，PMOS管M1C截止，PMOS管M1D导通，将M1D漏端的电压“Vbd2”传输至M1B的栅极，M1B导通，流经M1A管的电流IS1增加到MD13管中；当SW11＝1时，SN11＝0，PMOS管M1C导通，PMOS管M1D截止，将M1C源端的高电平“1”传输至M1B的栅极，M1B截止，流经MD13管的电流保持不变，其余电流支路IS2～IS7调节方式相同。当SW18＝0时，SN18＝1，NMOS管MD18导通；当SW19＝0时，SN19＝1，NMOS管MD19导通；四个电容C1、C2、C3、C4串联的支路导通，该支路并联进电路；当SW19＝1时，SN19＝0，NMOS管MD19截止；四个电容C1、C2、C3、C4串联的支路断开，电路电容值不变，其余电容支路调节方式一致。三条电容支路的电容值之间为2倍递增关系。通过此方式，可以实现对时钟电路频率粗调和微调，频率调节范围是32MHz～35MHz。
[0069] 本发明前置放大器将差分模拟微小信号识别并放大，得到初次放大的模拟电压信号输出给两级再放大器进行放大；Latch锁存器将两级再放大器的输出信号进行再放大后锁存；时钟电路为Latch锁存器提供时钟信号；FUSE电路可调整偏置电路的静态工作状态，改变输出电流，调整偏置电路的输出电压，进而调整前置放大器和两级再放大器的增益、带宽。本发明可以根据实际情况，
对流片后的比较器进行FUSE修调，调整比较器的性能指标，提高比较器电路的灵活性。
[0070] 这种高速高精度比较器结合了开环比较器负指数响应特性和Latch比较器正指数响应的特点，前置放大器的增益不足以将输入信号放大到数字电路能够识别的有效幅值VOC，但可以在t1时间内将输入信号Vin1放大至Latch锁存器能够识别的信号VX,而VX可以被Latch级识别，并在t2时间内放大到数字电路能够识别的幅值VOC。此种结构的响应时间是t1+t2。单独使用多级开环比较器或Latch，输出达到VOC的时间均大于t1+t2。因此，此种结构的比较器的传播延时要小于仅含运放的比较器和Latch比较器，具有明显的优势。
[0071] 该电路通过FUSE电路对流片后的高速高精度比较器的直流增益、-3dB带宽和延迟时间等指标进行调整，以适应整个高精度低功耗A/D转换器的应用情景，有助于提高ADC的有效位数、谐波失真和积分非线性等指标，减小器件失配引起的影响，保证数据的正确比较。
[0072] 需要说明的是，虽然本发明的具体实施方式中对所涉及的具体时钟电路及组成模块进行了描述，但对这些具体电路所进行的描述仅是用来说明本发明的内容。在不脱离本发明原理的前提下，还可以对本发明的实例做出各种有效的变化和
修改，但其变型都将落在本发明
权利要求范围内。因此本发明是广泛的。
[0073] 本
说明书中未进行详细描述部分属于本领域技术人员的公知常识。
