自校准时间-数字转换器集成电路
阅读：606发布：2020-05-17
专利汇可以提供自校准时间-数字转换器集成电路专利检索，专利查询，专利分析的服务。并且本 发明 公开一种用于基于单 光子 雪 崩 二极管 (SPAD)的深度感测的自校准时间-数字转换器(TDC)集成 电路 。电路包含：SPAD矩阵，具有多个以m行和n列布置的SPAD 像素 ，SPAD像素的每一列中的SPAD像素由列总线连接；全域延迟 锁 相环(DLL)单元，具有n个 缓冲器 和n个时钟 信号 ；以及图像 信号处理 单元，用于从列TDC阵列接收图像信号。电路还可包含：行控制单元，配置成针对传输信号启用每一行中的一个SPAD像素；循环n路复用器，用于在全域DLL单元中循环复用n个 时钟信号 ；列TDC阵列，具有n个TDC，每一TDC更包括计数器和锁存器，每一TDC的锁存器连接到用于循环复用的循环n路复用器。，下面是自校准时间-数字转换器集成电路专利的具体信息内容。
自校准时间-数字转换器集成电路
技术领域
[0001] 本公开中所描述的技术大体上涉及自校准时间-数字转换器集成电路。
背景技术
[0002] 集成电路(integrated circuit，IC)是一种制造到半导体材料的薄型衬底表 面中的电子电路。IC现今用于几乎所有电子设备中且已彻底改变电子装置世 界。计算机、移动电话以及其它数字家用电器现在是现代社会结构不可分割的 部分，通过生产IC的低成本而使这成为可能。发明内容
[0003] 根据本揭露的一些实施例，提供一种自校准时间-数字转换器集成电路，所 述电路包括：单光子雪崩二极管矩阵，具有多个以m行及n列布置的单光子雪 崩二极管像素，其中单光子雪崩二极管像素的每一列中的所述单光子雪崩二极 管像素由列总线连接；全域延迟锁相环单元，具有n个缓冲器及n个时钟信号； 以及图像信号处理单元，用于从所述列时间-数字转换器阵列接收图像信号。附图说明
[0004] 根据结合附图阅读的以下详细描述最好地理解本公开的一些实施例的各方 面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了 论述清晰起见，可任意增大或减小各种特征的尺寸。
[0006] 图1B为示出根据一些实施例的用于基于单光子雪崩二极管的深度感测的 时间-数字转换器(TDC)集成电路的另一图式。
[0007] 图1C为示出根据一些实施例的TDC像素的结构的图式。
[0008] 图2A为示出根据一些实施例的用于基于单光子雪崩二极管的深度感测的 具有两层的三维时间-数字转换器集成电路的图式。
[0009] 图2B为示出根据一些实施例的用于基于单光子雪崩二极管的深度感测的 具有三层的三维时间-数字转换器集成电路的图式。
[0010] 图3A为示出根据一些实施例的用于基于单光子雪崩二极管的深度感测的 具有两层的三维逐像素时间-数字转换器集成电路的图式。
[0011] 图3B为示出根据一些实施例的用于基于单光子雪崩二极管的深度感测的 具有三层的三维逐像素时间-数字转换器集成电路的图式。
[0012] 图4A为示出根据一些实施例的具有4个缓冲器的自校准TDC电路的图式。
[0013] 图4B为示出根据一些实施例的具有4个缓冲器的自校准TDC电路的循环 复用器的操作的图式。
[0014] 图4C为示出根据一些实施例的图4B中所示的循环复用器的自校准操作的 示意图。
[0015] 图5为示出根据一些实施例的具有N个缓冲器的自校准TDC电路的图式。
[0016] 图6为示出根据一些实施例的平衡时钟树的图式。
[0017] 图7为示出根据一些实施例的循环复用数字控制器的图式。
[0018] 图8A到8C为示出根据一些实施例的利用模拟具有和不具有偏斜的时间- 数字转换器的性能的图式。
[0019] 图9为示出根据一些实施例的时钟周期中的误差累积的表。
[0020] 图10为示出根据一些实施例的时间-数字转换器(TDC)电路自校准方法 的流程图。
具体实施方式
[0021] 以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实 例。下文描述组件和布置的特定实例以简化本公开。当然，这些只是实例且并 不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第 二特征上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例， 并且还可包含额外特征可在第一特征与第二特征之间形成或安置，使得第一特 征和第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复附图 标号及/或字母。此重复是出于简单和清晰的目的，且本身并不规定所论述的各 种实施例和/或配置之间的关系。
[0022] 此外，为易于描述，本文中可使用例如“在…之下”、“在…下方”、“下部”、 “在…上方”、“上部”以及类似术语的空间相对术语描述一个元件或特征与另 一元件或特征如图式中所说明的关系。除图式中所描绘的定向之外，空间相对 术语意图涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转 90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行 解释。
[0023] 飞行时间(Time-of-Flight，ToF)是一种用于测量传感器与物体之间的距离 的方法，所述方法是基于信号发射与其在由物体反射之后返回到传感器之间的 时间差。深度感测也称为距离感测。深度成像ToF相机为非常先进的激光雷达 (光检测与测距(light detection and ranging，LIDAR))装置，其用单一光脉冲 替代标准逐点扫描激光束以实现完整空间感知。可实施深度感测相机以追踪面 部或手部运动，绘制出房间并导航自动驾驶车辆等。
[0024] 单光子雪崩二极管(single-photon avalanche diode，SPAD)是一种固态光 电检测器，其中通过内部光电效应，光子产生的载流子可触发短的持续时间但 相对较大的雪崩电流。也就是说，当接收光子时，产生指示检测的雪崩电流。 此雪崩电流通过称为碰撞离化(impact ionization)的机制来产生，其中作为载 流子的电子和/或空穴通过大电势梯度加速到高动能。如果所接收到的电子或空 穴的动能足够大(随块状物质的电离能量而变)，那么从原子晶格释放额外载流 子(电子和/或空穴)。因此，载流子的数量从少至单个载流子以指数方式增加 以产生雪崩电流。SPAD能够检测不同类型的低强度电离辐射，包含：γ辐射、 X射线辐射、β辐射以及α-粒子辐射连同下降到单光子水平的UV、可见光以及 IR中的电磁信号。SPAD还能够在仅数十皮秒的时间抖动内以高准确度辨别事 件(光子)的到达时间。SPAD不同于雪崩光电二极管(avalanche photodiode， APD)，不同之处在于SPAD经特别设计以在远高于击穿电压的反向偏置电压下 操作。SPAD最近已实施于激光雷达、ToF 3D成像、PET扫描、单光子实验、 荧光寿命显微术(fluorescence lifetime microscopy)以及光通信，特别是量子密 钥分布中。
[0025] 基于SPAD的深度感测需要高分辨率时间-数字转换器(TDC)来量化ToF 信息。TDC的有效分辨率微分非线性度(differential nonlinearity，DNL)和积 分非线性度(integral nonlinearity，INL)限制。用于基于SPAD的深度感测的 自校准TDC将复用器从全域延迟锁相环(delay-locked loop,DLL)的每一输出 端子实施到列TDC中的相同锁存器单元。每一锁存器单元继而循环路由到全域 DLL的所有输出端子中的一个。数字控制逻辑电路循环复用列锁存器与全域 DLL输出之间的路由。
[0026] 图1A为示出根据一些实施例的用于基于单光子雪崩二极管的深度感测的 时间-数字转换器集成电路的图式。根据一些实施例，SPAD像素阵列包含像素 矩阵，每一像素为检测入射光子的检测器。SPAD像素阵列由行控制器和列控 制器控制，其将更详细地论述于下文。行控制器和列控制器处理由每一像素接 收的信息以产生表示图像的像素矩阵。
[0027] 图1B为示出根据一些实施例的用于基于单光子雪崩二极管的深度感测的 时间-数字转换器(TDC)集成电路的另一图式。根据一些实施例，用于基于单 光子雪崩二极管(SPAD)的深度感测的时间-数字转换器(TDC)集成电路1000 部署于二维(two-dimensional，2D)平面布局图上，如图1中所示。TDC 1000 包含检测器模块1100和自校准模块1200。根据一些实施例，检测器模块1100 包含行控制单元1110和SPAD像素阵列1140。
SPAD像素的详细结构在下文说 明于图1C中。SPAD像素阵列1140为SPAD的阵列或矩阵，每一SPAD形成 像素。根据一些实施例，SPAD像素矩阵1140包含m行和n列的SPAD，形成 m乘n SPAD像素矩阵。根据一些实施例，第一SPAD像素列1120包含m个 SPAD，例如，第一列1120中存在七个SPAD(1121～1127)，且m＝7。类似 地，最后一列1130中存在m个SPAD(1131～
1137)。对于在第一列1120与最 后一列1130之间的每一SPAD列来说，存在m个SPAD。根据一些实施例，对 于每一列SPAD来说，所述列中存在连接所有m个SPAD的列总线。举例来说， 第一列总线1128连接第一列中的全部m个SPAD。类似地，最后一列总线1138 连接最后一列中的全部m个SPAD。对于在第一列1120与最后一列1130之间 的每一SPAD列来说，所述列中存在连接全部m个SPAD的列总线。根据一些 实施例，行控制单元1110控制每一行中的SPAD。
SPAD像素的详细结构在下文说 明于图1C中。SPAD像素阵列1140为SPAD的阵列或矩阵，每一SPAD形成 像素。根据一些实施例，SPAD像素矩阵1140包含m行和n列的SPAD，形成 m乘n SPAD像素矩阵。根据一些实施例，第一SPAD像素列1120包含m个 SPAD，例如，第一列1120中存在七个SPAD(1121～1127)，且m＝7。类似 地，最后一列1130中存在m个SPAD(1131～
1137)。对于在第一列1120与最 后一列1130之间的每一SPAD列来说，存在m个SPAD。根据一些实施例，对 于每一列SPAD来说，所述列中存在连接所有m个SPAD的列总线。举例来说， 第一列总线1128连接第一列中的全部m个SPAD。类似地，最后一列总线1138 连接最后一列中的全部m个SPAD。对于在第一列1120与最后一列1130之间 的每一SPAD列来说，所述列中存在连接全部m个SPAD的列总线。根据一些 实施例，行控制单元1110控制每一行中的SPAD。
[0028] 根据一些实施例，自校准模块1200包含全域DLL单元1210、复用控制单 元1220以及列TDC阵列1230。根据一些实施例，全域DLL单元1210包含多 个缓冲器、一个相位检测器以及一个电荷泵。在图1中所示的实例中，存在四 个缓冲器和四个时钟输出：CLK1、CLK2、CLK3以及CLK4。全域DLL的详 细结构在下文将论述于图4A和其它后续图式中。根据一些实施例，复用控制 单元1220包含数字控制器1221和循环复用器1222。根据一些实施例，循环复 用器1222在时钟输出(CLK1、CLK2、CLK3、CLK4)与列TDC阵列1230 中分别对应于四个锁存器(1231L、1232L、1233L、1234L)的BT1、BT2、BT3、 BT4之间循环路由信号。循环复用器1222的详细操作将在下文论述于图4A和 图4B中。根据一些实施例，列TDC阵列1230包含n个TDC，例如TDC 1231、 TDC 1232、TDC 1233以及TDC 1234，其中每一TDC包含计数器和锁存器。 TDC 1231的计数器标记为1231C，且TDC 1231的锁存器标记为1231L。其它 TDC 1232～
1234的计数器和锁存器类似地标记。根据一些实施例，列TDC阵列 1230中TDC的数量等于SPAD像素矩阵1140中的列数n，列TDC阵列1230 中的每一TDC连接到相应的列总线，所述列总线连接SPAD像素矩阵1140中 的SPAD的列。举例来说，TDC 1231连接到列总线1128，所述列总线连接第 一列1120中的全部SPAD，即SPAD1121到SPAD1127。类似地，TDC 1234连 接到列总线1138，所述列总线连接最后一列1130中的全部SPAD，即SPAD1131 到SPAD1137。根据一些实施例，相应TDC中的四个锁存器1231L、锁存器 1232L、锁存器1233L以及锁存器1234L分别通过线1231M、线1232M、线1233M 以及线1234M连接到循环复用器1222。
1234的计数器和锁存器类似地标记。根据一些实施例，列TDC阵列 1230中TDC的数量等于SPAD像素矩阵1140中的列数n，列TDC阵列1230 中的每一TDC连接到相应的列总线，所述列总线连接SPAD像素矩阵1140中 的SPAD的列。举例来说，TDC 1231连接到列总线1128，所述列总线连接第 一列1120中的全部SPAD，即SPAD1121到SPAD1127。类似地，TDC 1234连 接到列总线1138，所述列总线连接最后一列1130中的全部SPAD，即SPAD1131 到SPAD1137。根据一些实施例，相应TDC中的四个锁存器1231L、锁存器 1232L、锁存器1233L以及锁存器1234L分别通过线1231M、线1232M、线1233M 以及线1234M连接到循环复用器1222。
[0029] 图1C为示出根据一些实施例的TDC像素的结构的图式。根据一些实施例， TDC像素1300包含FET电晶体1301，其汲极连接到SPAD 1302。FET电晶体 1301连接到正偏置电压VAPD，SPAD 1302连接到VBD 1303，其中VBD为 SPAD击穿电压。当光子进入SPAD时，在SPAD阴极处产生幅度为大约VE＝ VAPD-VBD的负电压脉冲。根据一些实施例，FET电晶体1301和SPAD 1302 也连接到反相器1304，其进一步连接到行控制器的开关1305。根据一些实施例， 当行控制器开关1305受控制而关闭、启用或选择时，选择SPAD 1302，且如果 光子进入SPAD，那么在VE上产生信号。VE连接到列总线，例如列总线1128 或列总线1138。另外，如果行控制器开关1305受控制而打开或禁用或取消选 择，那么即使有光子进入SPAD，也不产生信号。
[0030] 根据一些实施例，行控制器1110控制SPAD的每一行以确保在每一时间点 处，接通或选择或启用给定行中仅单个SPAD，这意味着仅传输所述特定“选 择的”SPAD像素上的SPAD信号以用于进一步信号处理。根据一些实施例，“选 择的”SPAD像素信号通过相应的列总线传输到相应的TDC。
[0031] 图2A为示出根据一些实施例的用于基于单光子雪崩二极管的深度感测的 具有两层的3D时间-数字转换器集成电路的图式。根据一些实施例，用于基于 SPAD的深度感测的3D TDC集成电路2000是图1中所示的2D平面布局图1000 的3D实施方案。根据一些实施例，用于基于SPAD的深度感测的3D TDC集 成电路2000包含类似于2D集成电路1000的组件，差别在于集成电路2000以 3D方式部署。根据一些实施例，检测器模块2100和自校准模块2200部署于不 同层上，而不是如图1中所示部署于同一层上。用于基于SPAD的深度感测的 3D TDC集成电路2000包含堆叠于自校准模块2200的顶部上的检测器模块 2100，其中检测器模块2100和自校准模块2200面向彼此。类似于图1中的2D 电路，列总线2128连接列2120中的全部SPAD像素，且列总线2138连接列 2130中的全部SPAD像素。根据一些实施例，列总线
2128通过混合接合2304 连接到相应的TDC 2231(2231L+2231C)，所述混合接合2304从自校准模块2200的表面竖直延伸到检测器模块2100的表面。类似地，列总线2138通过混 合接合
2303连接到相应的TDC 2234，所述混合接合2303也从自校准模块2200 的表面竖直延伸到检测器模块2100的表面。对于SPAD像素的每一列来说，存 在连接所述列中的全部SPAD像素的列总线，且存在将SPAD像素阵列层中的 列总线连接到自校准层中的相应TDC的相应混合接合。根据一些实施例，类似 于图1中所说明的2D平面布局图，每一TDC中的全部锁存器以与图1中所示 的相同方式连接到复用控制单元2220中的循环复用器2222。在图2中所示的 实例中，存在对应于类似于上文在图1中的论述的四个时钟的四条线2231M、 线2232M、线
2233M以及线2234M。循环复用器2222继而以与图1A中所示 的相同方式连接到全域DLL
2210。根据一些实施例，行控制单元2110部署于 与自校准模块2200相同的层中，且每一SPAD像素通过混合接合连接到行控制 单元2110，例如，SPAD像素2137通过混合接合2302连接到行控制单元2110， 且SPAD像素2131通过混合接合2301连接到行控制单元2110。如图1A和图 1B中所论述，行控制器1110控制SPAD的每一行以确保在每一时间点处，接 通或选择或启用给定行中仅单个SPAD，这意味着仅传输所述特定“选择的” SPAD像素上的SPAD信号以用于进一步信号处理。根据一些实施例，“选择的” SPAD像素信号通过相应的列总线，随后通过相应的混合接合传输到相应的 TDC。根据一些实施例，来自TDC 2230的输出传输到图像信号处理单元2400。 根据一些实施例，图像信号处理单元2400也在底层或与TDC相同的层中。根 据一些实施例，与2D平面布局图1000相比，用于基于SPAD的深度感测的TDC 集成电路2000的3D平面布局图大大节省了硅芯片表面上的空间。另外，3D 平面布局图也减小了SPAD像素与TDC之间的布线的长度，这是由于层间混合 接合明显短于2D平面布局图中的相应布线。作为回报，缩短的布线减少功率 消耗和时序延迟。
2128通过混合接合2304 连接到相应的TDC 2231(2231L+2231C)，所述混合接合2304从自校准模块2200的表面竖直延伸到检测器模块2100的表面。类似地，列总线2138通过混 合接合
2303连接到相应的TDC 2234，所述混合接合2303也从自校准模块2200 的表面竖直延伸到检测器模块2100的表面。对于SPAD像素的每一列来说，存 在连接所述列中的全部SPAD像素的列总线，且存在将SPAD像素阵列层中的 列总线连接到自校准层中的相应TDC的相应混合接合。根据一些实施例，类似 于图1中所说明的2D平面布局图，每一TDC中的全部锁存器以与图1中所示 的相同方式连接到复用控制单元2220中的循环复用器2222。在图2中所示的 实例中，存在对应于类似于上文在图1中的论述的四个时钟的四条线2231M、 线2232M、线
2233M以及线2234M。循环复用器2222继而以与图1A中所示 的相同方式连接到全域DLL
2210。根据一些实施例，行控制单元2110部署于 与自校准模块2200相同的层中，且每一SPAD像素通过混合接合连接到行控制 单元2110，例如，SPAD像素2137通过混合接合2302连接到行控制单元2110， 且SPAD像素2131通过混合接合2301连接到行控制单元2110。如图1A和图 1B中所论述，行控制器1110控制SPAD的每一行以确保在每一时间点处，接 通或选择或启用给定行中仅单个SPAD，这意味着仅传输所述特定“选择的” SPAD像素上的SPAD信号以用于进一步信号处理。根据一些实施例，“选择的” SPAD像素信号通过相应的列总线，随后通过相应的混合接合传输到相应的 TDC。根据一些实施例，来自TDC 2230的输出传输到图像信号处理单元2400。 根据一些实施例，图像信号处理单元2400也在底层或与TDC相同的层中。根 据一些实施例，与2D平面布局图1000相比，用于基于SPAD的深度感测的TDC 集成电路2000的3D平面布局图大大节省了硅芯片表面上的空间。另外，3D 平面布局图也减小了SPAD像素与TDC之间的布线的长度，这是由于层间混合 接合明显短于2D平面布局图中的相应布线。作为回报，缩短的布线减少功率 消耗和时序延迟。
[0032] 图2B为示出根据一些实施例的用于基于单光子雪崩二极管的深度感测的 具有三层的3D时间-数字转换器集成电路。根据一些实施例，除了图2A中的 两层以外，还实施第三层，SPAD像素阵列2100'实施于顶层中，TDC阵列2200' 实施于中间层中，且图像信号处理单元2400'实施于底层中。根据一些实施例， 中间层中的TDC 2200'通过硅通孔(through-silicon via)或TSV(例如2401和 2402)连接到底层中的图像信号处理单元2400'。根据一些实施例，与图2A相 比，图2B中的三层化实施方案进一步节省硅表面上的空间，进一步缩短布线 且进一步减少功率消耗和时序延迟。
[0033] 图3A为示出根据一些实施例的用于基于SPAD的深度感测的具有两层的 3D逐像素TDC集成电路的图式。根据一些实施例，用于基于SPAD的深度感 测的3D逐像素TDC集成电路3000类似于用于基于SPAD的深度感测的3D TDC集成电路2000，且差别在于，并不是使用列总线连接同一列中的全部SPAD 像素，而是在用于基于SPAD的深度感测的3D逐像素TDC集成电路3000中 不存在列总线。根据一些实施例，TDC的数量等于SPAD像素的数量。根据一 些实施例，每一个单独的SPAD像素通过混合接合连接到自校准层3200中的相 应TDC。根据一些实施例，对应于m×n SPAD像素矩阵，TDC也布置为m×n 矩阵，其中每一TDC在通过混合接合连接而更容易布线的每一相应SPAD像素 的正下方。根据一些实施例，TDC的输出传输到图像信号处理单元3400以用 于进一步处理。
[0034] 图3B为示出根据一些实施例的用于基于SPAD的深度感测的具有三层的 3D逐像素TDC集成电路的图式。根据一些实施例，类似于图2A与图2B之间 的差别，除了图3A中的两层以外，还实施第三层，SPAD像素阵列3100'实施 于顶层中，TDC阵列3200'实施于中间层中，且图像信号处理单元3400'实施于 底层中。根据一些实施例，中间层中的TDC 3200'通过TSV(例如3401、3402 以及3403)连接到底层中的图像信号处理单元3400'。根据一些实施例，与图 3A相比，图3B中的三层化实施方案进一步节省硅表面上的空间，进一步缩短 布线且进一步减少功率消耗和时序延迟。
[0035] 根据一些实施例，图1A、图2A以及图2B中的实施方案中，其中实施列 总线以连接SPAD的相应列。同时，实施行控制器以在每一行中选择单个SPAD。 如果SPAD像素阵列中存在m行SPAD像素，那么需要m个时钟周期来扫描全 部m行SPAD像素。因此，图1A、图2A以及2B中的SPAD像素阵列不能够 拍摄物体的瞬时图像。如果物体不快速移动，或完全不移动，就不会产生失真。 但如果物体快速移动，那么最终图像中产生失真，这是由于第一行和最后一行 中的信号由m-1个时钟周期分离。作为比较，图3A和图3B中的植入通过消除 列总线且在全部m乘n个SPAD像素上同时将信号传输到m乘n个TDC而不 等待扫描m个时钟周期来消除快速移动图像中的失真。
[0036] 图4A为示出根据一些实施例的具有4个缓冲器的自校准时间-数字转换器 电路的图式。根据一些实施例，自校准电路4000包含全域DLL单元4210、循 环复用器单元4220以及列TDC模块4300。根据一些实施例，存在串行实施的 四个缓冲器4211(D1)、缓冲器4212(D2)、缓冲器4213(D3)以及缓冲器 4214(D4)，以从CLK0产生四个时钟信号CLK1、时钟信号CLK2、时钟信号 CLK3以及时钟信号CLK4。全部缓冲器的接地GND连接在一起。根据一些实 施例，缓冲器的数量为2^k，其中k为正整数，例如，缓冲器的数量可为2、4、 8、16、32等。出于说明目的而选择四个缓冲器。在缓冲器4211与缓冲器4212 之间实施CLK1，在缓冲器4212与缓冲器4213之间实施CLK2，在缓冲器4213 与缓冲器4214之间实施CLK3，在缓冲器4214之后实施CLK4。根据一些实施 例，相邻缓冲器σ1、缓冲器σ2、缓冲器σ3与缓冲器σ4之间的相位差相同且 等于π/2。根据一些实施例，在CLK0处相位为0，在CLK1处相位为π/2，在 CLK2处相位为π，在CLK3处相位为3π/2，且在CLK4处相位为2π～0。根据 一些实施例，全域DLL单元4210更包含两个放大器4215和放大器4216、相 位检测器4217以及电荷泵4218。放大器4215串行连接到缓冲器4214的输出， 其中采用CLK4，且放大的CLK4进一步连接到相位检测器4217。放大器4216 连接到CLK0且放大的CLK0连接到相位检测器4217。相位检测器4217的上 端及下端(UP and DOWN)分别连接到电荷泵4218的上端及下端。电荷泵4218 的输出连接到全部缓冲器4211～4214的V+。
[0037] 根据一些实施例，循环复用器单元4220是一种分别将CLK1、CLK2、CLK3 以及CLK4循环切换到BT1、BT2、BT3以及BT4的复用器。循环复用器4220 的详细结构和操作将在下文论述于图4B中。
[0038] 根据一些实施例，列TDC模块4230具有与图1中所示的列TDC模块1230 (以及图2中的2230和图3中的3230)类似的配置。根据一些实施例，列TDC 模块4230包含多个(在此实例中为4个)各自包含计数器和锁存器的TDC。 根据一些实施例，在图4A中所示的实例中，列TDC模块4230包含四个具有 四个锁存器4231L～4234L和四个计数器4231C～4234C的TDC。四个锁存器 4231L、锁存器4232L、锁存器4233L以及锁存器4234L以图1、图2以及图3 中所示的类似配置分别通过4231M、4232M、4233M以及4234M连接到循环复 用器单元4220的BT1、BT2、BT3以及BT4。根据一些实施例，如上文所论述， 锁存器4231L～4234L各自连接到对应的计数器4231C～4234C以形成TDC 4231～4234。锁存器4231L～4234L各自连接到电容器Bit00、电容器Bit01、 电容器Bit10以及电容器Bit11。锁存器4231L～4234L接收来自SPAD像素阵 列的输出。
[0039] 图4B为示出根据一些实施例的具有4个缓冲器的自校准时间-数字转换器 电路的循环复用器的操作的图式。根据一些实施例，4220I、4220II、4220III以 及4220IV为复用循环复用器单元4220的四个模式。根据一些实施例，在每一 模式中和在任何给定时间，CLK1、CLK2、CLK3以及CLK4中的每一个仅切 换到BT1、BT2、BT3以及BT4中的一个，且BT1、BT2、BT3以及BT4中的 每一个切换到CLK1、CLK2、CLK3以及CLK4中的仅一个。根据一些实施例， 在每一模式中和在任何给定时间，在CLK1、CLK2、CLK3、CLK4与BT1、 BT2、BT3、BT4之间存在一对一映射。根据一些实施例，在第一开关模式4220I 中，CLK1切换到BT1，CLK2切换到BT2，CLK3切换到BT3，CLK4切换到 BT4。根据一些实施例，在第二开关模式4220II中，CLK1切换到BT2，CLK2 切换到BT3，CLK3切换到BT4，CLK4切换到BT1。根据一些实施例，在第三 开关模式4220III中，CLK1切换到BT3，CLK2切换到BT4，CLK3切换到BT1， CLK4切换到BT2。根据一些实施例，在第四开关模式4220IV中，CLK1切换 到BT4，CLK2切换到BT1，CLK3切换到BT2，CLK4切换到BT1。上述循环 复用概述于下表中：
[0040]
[0041] 根据一些实施例，在常规方法中，CLK1连接到BT1，CLK2连接到BT2， CLK3连接到BT3，CLK4连接到BT4，且不实施循环复用。
[0042] 图4C为示出根据一些实施例的图4B中所示的循环复用器的自校准操作的 示意图。根据一些实施例，波形4411对应于在第一开关4220I之后不存在噪音 引起的相位变化的理想情况，相比之下，波形4411'为在第一开关4220I之后存 在由噪音引起的相位波动σ
1、σ2、σ3以及σ4的实际情况。
1、σ2、σ3以及σ4的实际情况。
[0043] 根据一些实施例，波形4412对应于在第一开关4220I和第二开关4220II 之后不存在噪音引起的相位变化的理想情况，相比之下，波形4412'为在第一开 关4220I和第二开关4220II之后存在由噪音引起的相位波动累加σ1+σ2、σ2+ σ3、σ3+σ4以及σ4+σ1的实际情况。
[0044] 根据一些实施例，波形4413对应于在第一开关4220I、第二开关4220II以 及第三开关4220III之后不存在噪音引起的相位变化的理想情况，相比之下，波 形4413'为在第一开关4220I、第二开关4220II以及第三开关4220III之后存在 由噪音引起的相位波动累加σ1+σ2+σ3、σ2+σ3+σ4、σ3+σ4+σ1以及σ4+ σ1+σ2的实际情况。
[0045] 根据一些实施例，波形4414对应于在第一开关4220I、第二开关4220II、 第三开关4220III以及第四开关4220IV之后不存在噪音引起的相位变化的理想 情况，相比之下，波形4414'为在第一开关4220I、第二开关4220II、第三开关 4220III以及第四开关4220IV之后存在由噪音引起的相位波动累加σ1+σ2+σ3 +σ4、σ2+σ3+σ4+σ1、σ3+σ4+σ1+σ2以及σ4+σ1+σ
2+σ3的实际情况。 如上文所论述，σ1+σ2+σ3+σ4＝2π，因此，σ1+σ2+σ3+σ4＝σ2+σ3+σ4+ σ1＝σ3+σ4+σ1+σ2＝σ4+σ1+σ2+σ3＝2π～0。总延迟为2π，但DLL的功 能迫使单位延迟单元的总变化为零。因此，在无相位变化的情况下，波形4414' 匹配理想形式4414，且如所说明通过平均化全部相位变化实现自校准。
2+σ3的实际情况。 如上文所论述，σ1+σ2+σ3+σ4＝2π，因此，σ1+σ2+σ3+σ4＝σ2+σ3+σ4+ σ1＝σ3+σ4+σ1+σ2＝σ4+σ1+σ2+σ3＝2π～0。总延迟为2π，但DLL的功 能迫使单位延迟单元的总变化为零。因此，在无相位变化的情况下，波形4414' 匹配理想形式4414，且如所说明通过平均化全部相位变化实现自校准。
[0046] 图5为示出根据一些实施例的具有N个缓冲器的自校准TDC电路的图式。 根据一些实施例，自校准TDC 5000类似于自校准TDC 4000，但自校准TDC 5000中存在N个缓冲器，而不是4个缓冲器，其中N＝2^k，且k为正整数， 例如，N＝2、4、8、16、32、64等。因此，存在N个具有相应锁存器和计数 器的列TDC，且循环复用器5220以与图4B中所示的类似方式在N个时钟 (CLK1～CLKN)与N个锁存器(BT1～BTN)之间切换。
[0047] 根据一些实施例，出于与上文在图4C中所论述的σ1+σ2+σ3+σ4＝2π～0 的相同原因，在自校准TDC 5000中，σ1+σ2+σ3+…+σN＝2π～0。通过以 与自校准TDC 4000中相同的方式平均化相位变化来实现自校准。
[0048] 图6为示出根据一些实施例的平衡时钟树的图式。时钟树将时钟信号从共 同点分配到实施时钟信号的全部元件。此功能对同步系统的操作至关重要，因 此，仔细设计时钟信号的特征和实施于其分配中的电网络。
[0049] 根据一些实施例，时钟信号负载有最大扇出且以同步系统内的任何信号的 最高速度操作。根据一些实施例，数据信号由时钟信号提供时间参考，时钟波 形必须清晰且为尖锐的。根据一些实施例，时钟信号受技术规模的影响，即当 线路尺寸减小时，长的全域互连线的电阻明显变大。根据一些实施例，增加的 线路电阻是时钟分布对同步性能的重要性日益增加的主要原因之一。根据一些 实施例，对时钟信号到达时间的任何差值和不确定性的控制严重限制整个系统 的最大性能，且可能形成灾难性的竞态条件，其中不正确的数据信号可能会锁 存在寄存器内。
[0050] 根据一些实施例，在平衡时钟树6000中，实施电线的路由使得从In1到Out1的时序贯穿布线等于从In1到Out2的时序贯穿布线，等于从In1到Out3 的时序贯穿布线，等于从In1到Out4的时序贯穿布线。同样适用于In2，其中 In2-Out1＝In2-Out2＝In2-Out3＝In2-Out4。对于In3，In3-Out1＝In3-Out2 ＝In3-Out3＝In3-Out4；对于In4，In4-Out1＝In4-Out2＝In4-Out3＝In4- Out4。
[0051] 图7为示出根据一些实施例的循环复用数字控制器的图式。根据一些实施 例，710为N帧数据收集，其包含：帧1、帧2、帧3、……、帧N。根据一些 实施例，720为DLL输出端子相序。如上文所论述，DLL输出端子相序为[1,2, 3,…,N]、[N,1,2,3,…]、[N-1,N,1,2,…]……[2,3,4,…,N,1]。
[0052] 图8A到8C为示出根据一些实施例的利用模拟具有和不具有偏斜的TDC 的性能的图式。根据一些实施例，图8A中的横轴为时间输入轴，且纵轴为ND 输出轴。图8A中的黑色曲线是对应于图8B的理想情况的模拟，且虚线曲线是 对应于图8C的相位偏差模拟。图8B绘示无波动，而在模拟中，图8C绘示粗 略1到粗略4的波动。
[0053] 图9为示出根据一些实施例的时钟周期中的误差累积的表。根据一些实施 例，如上文所论述，σ1+σ2+σ3+σ4＝2π≈0，竖直和水平相位误差累积为0。 根据一些实施例，在周期1中，端子Bit00接收误差累积为σ1的CLK1，Bit01 接收误差累积为σ1+σ2的CLK2，Bit10接收误差累积为σ1+σ2+σ3的CLK3， 且Bit11接收误差累积为σ1+σ2+σ3+σ4的CLK4。在周期2中，时钟循环旋 转，因此，端子Bit00接收误差累积为σ4的CLK4，Bit01接收误差累积为σ4+ σ1的CLK1，Bit10接收误差累积为σ4+σ1+σ2的CLK2，且Bit11接收误差 累积为σ4+σ1+σ2+σ3的CLK3。在周期3中，时钟进一步循环旋转，因此， 端子Bit00接收误差累积为σ3的CLK3，Bit01接收误差累积为σ3+σ4的CLK4， Bit10接收误差累积为σ3+σ4+σ1的CLK1，且Bit11接收误差累积为σ3+σ4+ σ1+σ2的CLK2。在周期4中，时钟进一步循环旋转，因此，端子Bit00接收 误差累积为σ2的CLK2，Bit01接收误差累积为σ2+σ3的CLK3，Bit10接收 误差累积为σ2+σ3+σ4的CLK4，且Bit11接收误差累积为σ2+σ3+σ4+σ1 的CLK1。根据一些实施例，并参照图5，对于每一周期，一个DLL输出可被 循环移位到列锁存器。根据一些实施例，并参照图8，在N周期帧数据收集后， 每一延迟组件的时序偏斜将会累积并被平均，因此，将改善TDC微分非线性度。 如上文所论述，σ1+σ2+σ3+σ4＝2π≈0，因此，全部误差累积接近于零。
[0054] 图10为示出根据一些实施例的时间-数字转换器(TDC)电路自校准方法 的流程图。根据一些实施例，在步骤1010处，在每一帧数据采集中，TDC将 飞行时间信号从SPAD阵列转换成深度信息；在步骤1020处，由具有多个(M) 相位信号的全域DLL和取样所述相位的逐列锁存器形成TDC；在步骤1030处， 在每一帧数据收集中，利用循环复用器将全域DLL输出端子重新路由到列TDC 锁存器；以及在步骤1040处，收集多个数据帧且平均化TDC的非均一性。根 据一些实施例，在步骤1030处，相位信号顺序可被以顺时针或逆时针移位。根 据一些实施例，在步骤1030处，相位信号顺序在每一帧数据收集中移位至少一 个固定数字的相位，所述固定数字可为一或一个大于一的整数。根据一些实施 例，在步骤1030处，经过M帧数据收集后，所有的输入数据可形成一具有深 度信息分布(depth information
distribution)的直方图，这被称为是“直方图方 法”或“直方图”。根据一些实施例，DLL延迟组件的相位变化可以被平均且因 此可减小TDC的非均一性。根据一些实施例，在直方图方法中，暗记数(dark count rate，DCR)与背景发光脉冲并不与雷射光源相关连，因此，这些脉冲产 生一个分散的噪声基底。藉由使用阀值，举例而言，阀值为峰值的10％，ToF 峰可轻易的与噪声分离。且深度可藉由决定讯号测量的平均ToF值得到。
distribution)的直方图，这被称为是“直方图方 法”或“直方图”。根据一些实施例，DLL延迟组件的相位变化可以被平均且因 此可减小TDC的非均一性。根据一些实施例，在直方图方法中，暗记数(dark count rate，DCR)与背景发光脉冲并不与雷射光源相关连，因此，这些脉冲产 生一个分散的噪声基底。藉由使用阀值，举例而言，阀值为峰值的10％，ToF 峰可轻易的与噪声分离。且深度可藉由决定讯号测量的平均ToF值得到。
[0055] 根据一些实施例，公开一种用于基于单光子雪崩二极管(SPAD)的深度感 测的自校准时间-数字转换器(TDC)集成电路。电路包含：具有多个以m行 和n列布置的SPAD像素的SPAD矩阵，SPAD像素的每一列中的SPAD像素 由列总线连接；具有n个缓存器和n个时钟信号的全域DLL单元；以及用于从 列TDC阵列接收图像信号的图像信号处理单元。根据一些实施例，电路还包含 行控制单元，其配置成针对传输信号启用每一行中的一个SPAD像素。根据一 些实施例，电路还包含循环n路复用器，其用于循环复用全域DLL单元中的n 个时钟信号。根据一些实施例，电路还包含具有n个TDC的列TDC阵列，每 一TDC更包括计数器和锁存器，每一TDC的锁存器连接到用于循环复用的循 环n路复用器。根据一些实施例，SPAD矩阵实施于第一层中，且列TDC阵列 实施于与第一层不同的第二层中，每一列总线通过相应的混合接合连接到相应 的列TDC。根据一些实施例，全域DLL中的n个时钟信号中的每一个在给定 的时间连接到列TDC阵列中的n个锁存器中的一个且仅一个，全域DLL中的 n个时钟信号中的每一个扫过n个时钟周期中的列TDC阵列中的所有n个锁存 器。根据一些实施例，行控制单元实施于第二层中。根据一些实施例，全域DLL 单元实施于第二层中。根据一些实施例，循环n路复用器单元实施于第二层中。 根据一些实施例，图像信号处理单元实施于与第一层和第二层不同的第三层中。
[0056] 根据一些实施例，其中所述电路更包括：行控制单元，配置成针对传输信 号启用每一行中的一个单光子雪崩二极管像素。
[0057] 根据一些实施例，其中所述电路更包括：循环n路复用器，用于在所述全 域延迟锁相环单元中循环复用n个时钟信号。
[0058] 根据一些实施例，其中所述电路更包括：列时间-数字转换器阵列，具有n 个时间-数字转换器，其中每一时间-数字转换器更包括计数器及锁存器，其中 每一时间-数字转换器的所述锁存器连接到所述用于循环复用的循环n路复用 器。
[0059] 根据一些实施例，其中所述单光子雪崩二极管矩阵实施于第一层中，且所 述列时间-数字转换器阵列实施于与所述第一层不同的第二层中，其中每一列总 线通过相应的混合接合连接到相应的列时间-数字转换器。
[0060] 根据一些实施例，其中所述全域延迟锁相环中的所述n个时钟信号中的每 一个在给定的时间连接到所述列时间-数字转换器阵列中的n个锁存器中的一个 且仅一个，其中所述全域延迟锁相环中的所述n个时钟信号中的每一个通过n 个时钟周期中的所述列时间-数字转换器阵列中的所有n个锁存器扫描。
[0061] 根据一些实施例，其中所述行控制单元实施于所述第二层中。
[0062] 根据一些实施例，其中所述全域延迟锁相环单元实施于所述第二层中。
[0063] 根据一些实施例，其中所述循环n路复用器单元实施于所述第二层中。
[0064] 根据一些实施例，其中所述图像信号处理单元实施于与所述第一层及所述 第二层不同的第三层中。
[0065] 根据一些实施例，公开一种用于基于SPAD的深度感测的3D逐像素自校 准TDC集成电路。电路包含：SPAD矩阵，具有多个以m行和n列布置的SPAD 像素，实施于第一层中；行控制单元，配置成针对传输信号启用每一行中的一 个且仅一个SPAD像素；全域DLL单元，具有n个缓冲器和n个时钟信号；循 环n路复用器，用于循环复用全域DLL单元中的n个时钟信号以平均化相位变 化；TDC矩阵，以m行和n列布置，实施于第一层下方的第二层中，每一TDC 布置于相应的SPAD像素正下方，TDC通过混合接合连接到相应的SPAD像素； 以及图像信号处理单元，用于从列TDC阵列接收图像信号。根据一些实施例， 图像信号处理单元实施于第二层中。根据一些实施例，图像信号处理单元实施 于第二层下方的第三层中。根据一些实施例，每一TDC通过TSV连接到图像 信号处理单元。根据一些实施例，全域DLL实施于第二层中。根据一些实施例， 循环n路复用器单元实施于第二层中。根据一些实施例，每一TDC进一步包括 计数器和锁存器，其中每一TDC的锁存器连接到用于循环复用的循环n路复用 器。
[0066] 根据一些实施例，公开一种用于基于单光子雪崩二极管的深度感测的3D 逐像素自校准时间-数字转换器集成电路，所述电路包括：单光子雪崩二极管矩 阵，具有多个以m行及n列布置的单光子雪崩二极管像素，实施于第一层中； 行控制单元，配置成针对传输信号启用每一行中的一个且仅一个单光子雪崩二 极管像素；全域延迟锁相环单元，具有n个缓冲器及n个时钟信号；循环n路 复用器，用于在所述全域延迟锁相环单元中循环复用n个时钟信号以平均化相 位变化；时间-数字转换器矩阵，以m行及n列布置，实施于所述第一层下方 的第二层中，其中每一时间-数字转换器布置于相应的单光子雪崩二极管像素正 下方，其中所述时间-数字转换器通过混合接合连接到所述相应的单光子雪崩二 极管像素；以及图像信号处理单元，用于从所述列时间-数字转换器阵列接收图 像信号。
[0067] 根据一些实施例，其中所述图像信号处理单元实施于所述第二层中。
[0068] 根据一些实施例，其中所述图像信号处理单元实施于所述第二层下方的第 三层中。
[0069] 根据一些实施例，其中每一时间-数字转换器通过TSV连接到所述图像信 号处理单元。
[0070] 根据一些实施例，其中所述全域延迟锁相环实施于所述第二层中。
[0071] 根据一些实施例，其中所述循环n路复用器单元实施于所述第二层中。
[0072] 根据一些实施例，其中每一时间-数字转换器更包括计数器及锁存器，其中 每一时间-数字转换器的所述锁存器连接到用于循环复用的所述循环n路复用 器。
[0073] 根据一些实施例，公开一种用于时间-数字转换器(TDC)电路自校准的方 法。方法包含以下步骤：在每一帧数据收集中，TDC将飞行时间信号从SPAD 阵列转换成深度信息；由具有多个相位信号的全域DLL和取样所述相位的逐列 锁存器形成TDC；在每一帧数据收集中，利用循环复用器将全域DLL输出端 子重新路由到列TDC锁存器；收集多个数据帧；以及平均化TDC的非均一性。 根据一些实施例，TDC的非均一性的平均化是通过直方图方法进行的。根据一 些实施例，在重新路由全域DLL输出端子的步骤中，相位信号顺序是顺时针移 位的。根据一些实施例，在重新路由全域DLL输出端子的步骤中，相位信号顺 序是逆时针移位的。根据一些实施例，在重新路由全域DLL输出端子的步骤中， 相位信号顺序在每一帧数据收集中移位至少一个相位。根据一些实施例，在循 环复用多个帧数据收集之后，所有输出数据形成具有深度信息分布的直方图。
[0074] 根据一些实施例，公开一种用于时间-数字转换器电路自校准的方法，所述 方法包括以下步骤：在每一帧数据收集中，时间-数字转换器将飞行时间信号从 单光子雪崩二极管阵列转换成深度信息；由具有多个相位信号的全域延迟锁相 环和取样所述相位的逐列锁存器形成时间-数字转换器；在每一帧数据收集中， 利用循环复用器将所述全域延迟锁相环输出端子重新路由到列时间-数字转换 器锁存器；收集多个数据帧；以及平均化时间-数字转换器的非均一性。
[0075] 根据一些实施例，其中时间-数字转换器的所述非均一性的所述平均化是通 过直方图方法进行的。
[0076] 根据一些实施例，其中在重新路由所述全域延迟锁相环输出端子的步骤中， 所述相位信号顺序是顺时针移位的。
[0077] 根据一些实施例，其中在重新路由所述全域延迟锁相环输出端子的步骤中， 所述相位信号顺序是逆时针移位的。
[0078] 根据一些实施例，其中在重新路由所述全域延迟锁相环输出端子的步骤中， 所述相位信号顺序在每一帧数据收集中移位至少一个相位。
[0079] 根据一些实施例，在循环复用所述多个帧数据收集之后，所有输出数据形 成具有深度信息分布的直方图。
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