本技術は固体撮像素子、電子機器、及び、固体撮像素子の駆動方法に関し、特に、画素と、アナログ信号をデジタル信号に変換するＡＤ変換部と、前記画素と前記ＡＤ変換部との間を接続する信号線と、を備え、前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の定電圧源の供給する定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第１スイッチ回路と、を備え、前記信号線は、所定の負荷を介してグランドに接続されている固体撮像素子、電子機器、及び、前記固体撮像素子の駆動方法に関する。

従来、固体撮像素子の出力する画像信号には不可避的に各種のノイズが重畳されてしまう。 例えば、従来、カラムＡＤ方式のＣＭＯＳイメージセンサでは、主として積分型ＡＤ変換を使用している。

この種のＣＭＯＳイメージセンサでは、画素を所定の定電圧源に接続したリセット状態で当該画素から出力される信号（以下、リセット信号と呼ぶ）と、画素を所定の定電圧源に接続していない非リセット状態で当該画素から出力される信号（以下、光信号と呼ぶ）と、をＡＤ変換し、光信号からリセット信号を差し引く相関二重サンプリング（ＣＤＳ）を行う。 これにより、同一信号経路上の固定ノイズ成分を抑制し、画素毎、又は、カラム回路毎の信号ばらつきを抑えている。

その他、固体撮像素子では、様々な方法でノイズ補正が行われている（特許文献１〜５参照）。 例えば、特許文献１，２には、オプティカルブラック画素やダミー画素から得られた信号レベルを用いて、ノイズ除去する技術が開示されている。

しかしながら、上述した技術を用いてもノイズ成分を完全に除去できず、例えば、画像に縦筋が重畳される列方向シェーディングや、画像に横筋が重畳される行方向シェーディング等が発生することがあった。

本技術は、上記課題に鑑みて創作したものであり、少なくとも、固体撮像素子の撮像する画像に重畳される列方向シェーディングや行方向シェーディングの原因となるノイズをサンプリングすることを目的とする。 更に、本技術は、サンプリングした列方向シェーディングや行方向シェーディングのノイズ量を用いて、固体撮像素子が撮像する画像の画質を向上することを目的とする。

本技術思想を具体的に実現する態様の１つは、画素と、アナログ信号をデジタル信号に変換するＡＤ変換部と、前記画素と前記ＡＤ変換部との間を接続する信号線と、前記信号線と所定のグランド供給配線との間を接続する所定の負荷と、前記信号線と前記グランド供給配線の接続を切り替える第２スイッチ回路と、を備え、前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の電源供給配線から供給される定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を前記信号線に増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第１スイッチ回路と、を備える固体撮像素子であって、前記第１スイッチ回路をオンしつつ前記第２スイッチ回路をオフした状態で前記ＡＤ変換部に前記信号線の電圧値をデジタル信号へ変換させる第１動作と、前記第１スイッチ回路をオフしつつ前記第２スイッチ回路をオンした状態で前記ＡＤ変換部に前記信号線の電圧値をデジタル信号へ変換させる第２動作と、の少なくとも一方を実行するサンプリング部を備える固体撮像素子である。

前記固体撮像素子は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。
また、本技術を具体的に実現する態様は、前記固体撮像素子を備える固体撮像装置や固体撮像システム、上述した素子や装置を駆動するための駆動方法、上述した素子や装置を駆動するための駆動プログラム、当該駆動プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。

本技術によれば、少なくとも、固体撮像素子の撮像する画像に重畳される列方向シェーディングや行方向シェーディングの原因となるノイズをサンプリングすることができる。

固体撮像素子の構成を示すブロック図である。

固体撮像素子の回路構成を説明する要部回路図である。

列方向シェーディングの原因の一例について説明する図である。

シェーディングノイズの検出動作の概念を説明する図である。

ノイズサンプリングやノイズ除去を実行可能な固体撮像素子の回路構成を説明する要部回路図である。

ノイズ検出とノイズ除去の第１実施例に係る画素読み出し動作の流れを示すフローチャートである。

ノイズ検出とノイズ除去の第２実施例に係る画素読み出し動作の流れを示すフローチャートである。

変形例に係る固体撮像素子の回路構成を示す要部回路図である。

ノイズ周波数検出回路の構成を示すブロック図である。

ノイズ除去回路の１構成例を示す回路図である。

以下、下記の順序に従って本技術を説明する。
（１）固体撮像素子の構成：
（２）ノイズ除去の概念（３）ノイズ検出とノイズ除去の第１実施例：
（４）ノイズ検出とノイズ除去の第２実施例：
（５）変形例に係る固体撮像素子の構成：
（６）まとめとその他変形例：

（１）固体撮像素子の構成：
［基本構成］
図１は、固体撮像素子の構成を示すブロック図である。 本実施形態では、固体撮像素子としてＸ−Ｙアドレス型でカラムＡＤ方式の固体撮像素子の一種であるＣＭＯＳイメージセンサを例にとり説明を行う。 図１において、固体撮像素子１００は、色フィルタアレイ１０と、半導体基板２０とを備えている。

半導体基板２０には、画素アレイ３０と、垂直駆動部４０と、水平駆動部５０と、タイミング制御部６０と、カラム処理部７０と、参照信号生成部８０と、出力回路９０が設けられている。

画素アレイ３０には、受光面側に各画素に対応してフィルタの色を区分した色フィルタアレイ１０が設けられ、光電変換素子としてのフォトダイオードを含む画素が行列状に配置されている。 画素の具体的な回路構成については、後に詳述する。

画素アレイ３０には、ｎ本の画素駆動線ＨＳＬｎ（ｎは２以上の整数）とｍ本の垂直信号線ＶＳＬｍ（ｍは２以上の整数）が配線されている。 画素駆動線ＨＳＬｎは、図の左右方向（画素行の画素配列方向／水平方向）に沿って等間隔で配線され、垂直信号線ＶＳＬｍは、図の上下方向（画素列の画素配列方向／垂直方向）に沿って等間隔で配線されている。

画素駆動線ＨＳＬｎの一端は、垂直駆動部４０の各行に対応した出力端に接続されている。 垂直信号線ＶＳＬｍの一端は、カラム処理部７０において各垂直信号線ＶＳＬｍに対応したＡＤＣ回路に接続されている。 画素駆動線ＨＳＬｎと垂直信号線ＶＳＬｍの具体的な配線については、後述の単位画素の説明とともに説明する。

垂直駆動部４０と水平駆動部５０とタイミング制御部６０は、固体撮像素子の駆動制御を行う構成である。 これらは、画素アレイ３０の外側に設けられ、画素アレイ３０を構成する各画素から信号を順次に読み出す制御を行う。

タイミング制御部６０は、タイミングジェネレータと通信インターフェースとを備える。 タイミングジェネレータは、外部から入力されるクロック（マスタークロック）に基づいて、各種のクロック信号を生成する。 通信インターフェースは、半導体基板２０の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像素子１００の内部情報を含むデータを出力する。

タイミング制御部６０は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロックや、それを２分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部の、例えば、垂直駆動部４０、水平駆動部５０、カラム処理部７０、後述するラインレジスタ２００やＦＦＴ回路３００、等に供給する。

垂直駆動部４０は、シフトレジスタやアドレスデコーダ等によって構成されており、外部から入力される映像信号をデコードした信号に基づいて、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。 垂直駆動部４０は、読み出し走査と掃き出し走査が可能である。

読み出し走査は、信号を読み出す単位画素を順に選択する走査である。 この走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、所定の順番により行われる。

掃き出し走査は、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、その読み出し走査よりもシャッタースピードの時間分だけ先行して、その読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。

水平駆動部５０は、タイミング制御部６０の出力するクロックに同期してカラム処理部７０のＡＤＣ回路を順番に選択し、その信号を水平信号線（水平出力線）Ｌｔｒｆに導く。

水平駆動部５０は、例えば、水平方向の読出列を規定する（カラム処理部７０内の個々のＡＤＣ回路を選択する）水平アドレス設定部と、水平アドレス設定部にて規定された読出アドレスに従ってカラム処理部７０の各信号を水平信号線Ｌｔｒｆに導く水平走査部を備える。

水平走査部による選択走査により、カラム処理部７０を構成する各ＡＤＣ回路にて信号処理された画素信号が、水平信号線Ｌｔｒｆを介して順番に出力回路９０へ出力される。

参照信号生成部８０は、ＤＡＣ（Ｄｉｇｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を備え、タイミング制御部６０から供給される初期値から、タイミング制御部６０から供給されるカウントクロックに同期して、階段状に時間変化する鋸歯状波（ランプ波形）を生成して、カラム処理部７０の個々のＡＤＣ回路に参照信号として供給する。

カラム処理部７０は、垂直信号線ＶＳＬｍごとに設けられたＡＤＣ回路７１ｍ（ｍは２以上の整数）を備え、各垂直信号線ＶＳＬｍから出力されるアナログ信号をデジタル信号に変換し、水平駆動部５０の制御に従って水平信号線Ｌｔｒｆに出力する。

なお、以下では、ＡＤＣ回路７１ｍやその内部構成（比較器７３ｍ、カウンタ７４ｍ）についてｍに相当する数字を付けずに説明する場合は、各ＡＤＣ回路に共通の説明であるものとする。

出力回路９０は、カラム処理部７０から出力される画素信号に対して、ゲイン調整、傷補正、加算処理（画素間引き処理）等の種々の信号処理を行って、信号処理を行った後の画素信号からなる画像信号を固体撮像素子１００の外部に出力する。 なお、出力回路９０は、固体撮像素子１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウエアによる処理により実現するようにしてもよいし、固体撮像素子１００と同じ基板上に搭載するようにしてもよい。

［画素構成］
図２は、固体撮像素子１００の回路構成を説明する要部回路図である。 同図には、画素アレイ３０が備える複数画素の１つを画素ＰＸＬとして例示してあり、画素ＰＸＬが接続される垂直信号線ＶＳＬと、垂直信号線ＶＳＬに接続されるＡＤＣ回路７１と、を示してある。 なお、画素ＰＸＬの回路構成は、等価回路にて示してある。

＜画素＞
図２に示す画素ＰＸＬは、一般的な４トランジスタ方式の構成としてあり、受光光量に応じた電流を光電変換によって発生させるフォトダイオードＰＤと、４つのトランジスタ（転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３、選択トランジスタＴｒ４）を備えている。 本実施形態では、これらトランジスタは、ＮチャネルのＭＯＳトランジスタとする。

転送トランジスタＴｒ１は、ドレインをフォトダイオードＰＤのカソードに接続され、ソースをフローティングディフュージョンＦＤに接続され、ゲートを、信号線Ｌｔｒｇを介して垂直駆動部４０に接続されている。 信号線Ｌｔｒｇは、垂直駆動部４０の出力する転送ゲート信号を伝送するラインである。 転送トランジスタＴｒ１は、垂直駆動部４０からゲートに転送許可信号（例えば、ハイレベルの正論理信号）が入力されるとオンし、転送不許可信号（例えば、ローレベルの負論理信号）が入力されるとオフする。 フォトダイオードＰＤは、アノードをグランドに接続し、カソードを転送トランジスタＴｒ１のドレイン端子に接続してある。

これにより、フォトダイオードＰＤは、受光量に応じた信号電荷（ここでは、光電子）を光電変換によって生成する。 そして、転送トランジスタＴｒ１がオンすると、この信号電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤは、この電荷に応じた電圧になる。

リセットトランジスタＴｒ２は、ドレインを、定電圧ＶＤＤを供給するカラム電源線に接続され、ソースをフローティングディフュージョンＦＤに接続され、ゲートを、信号線Ｌｒｓｔを介して垂直駆動部４０に接続されている。 信号線Ｌｒｓｔは、垂直駆動部４０の出力するリセット信号を伝送するラインである。

リセットトランジスタＴｒ２は、垂直駆動部４０からゲートにリセット許可信号（例えば、ハイレベルの正論理信号）が入力されるとオンし、リセット不許可信号（例えば、ローレベルの負論理信号）が入力されるとオフする。 これにより、垂直駆動部４０は、所望のタイミングでフローティングディフュージョンＦＤを所定電圧にリセットすることができる。

増幅トランジスタＴｒ３は、ドレインを定電圧源ＶＤＤに接続され、ソースを選択トランジスタＴｒ４のドレインに接続され、ゲートをフローティングディフュージョンＦＤに接続されている。 これにより、増幅トランジスタＴｒ３は、フローティングディフュージョンＦＤの電圧を増幅した電圧を、そのソースに発生させる。

選択トランジスタＴｒ４は、ドレインを増幅トランジスタＴｒ３のソースに接続され、ソースを垂直信号線ＶＳＬに接続され、ゲートを、信号線Ｌｓｅｌを介して垂直駆動部４０に接続されている。 信号線Ｌｓｅｌは、垂直駆動部４０の出力する選択信号を伝送するラインである。

選択トランジスタＴｒ４は、ゲートに垂直駆動部４０から選択許可信号（例えば、ハイレベルの正論理信号）を入力されるとオンし、選択不許可信号（例えば、ローレベルの負論理信号）を入力されるとオフする。 これにより、垂直駆動部４０は、所望のタイミングで、増幅トランジスタＴｒ３が増幅したフローティングディフュージョンＦＤの電圧を、垂直信号線ＶＳＬに出力させることができる。

＜定電流回路＞
垂直信号線ＶＳＬには、定電流源回路ＩＳＣが接続されている。 定電流源回路ＩＳＣは、垂直信号線ＶＳＬに定電流Ｉを定常的に流すための回路である。 図２では、定電流源回路ＩＳＣは、カレントミラー回路を構成するトランジスタＴｒ５，Ｔｒ６と、定電流Ｉを発生する定電流源ＩＳと、スイッチトランジスタＴｒ７と、を備える。 本実施形態では、トランジスタＴｒ５〜Ｔｒ７は、ＮチャネルのＭＯＳトランジスタとする。

トランジスタＴｒ５は、ドレインを垂直信号線ＶＳＬに接続され、ソースをグランドに接続され、ゲートをトランジスタＴｒ６のゲートに接続されている。 一方、トランジスタＴｒ６は、スイッチトランジスタＴｒ７を介して、ドレインを定電流源ＩＳに接続され、ソースをグランドに接続され、ドレインとゲートを短絡されている。

すなわち、定電流源回路ＩＳＣは、画素ＰＸＬの選択トランジスタＴｒ４との間でソースフォロワを構成しており、トランジスタＴｒ５は、選択トランジスタＴｒ４がオンしたときに、画素ＰＸＬに定電流を流す負荷ＭＯＳを構成する。

スイッチトランジスタＴｒ７は、ドレインに定電流源ＩＳから定電流Ｉを入力され、ソースをトランジスタＴｒ６のドレインに接続され、ゲートを、信号線Ｌｓｓを介して垂直駆動部４０に接続されている。 信号線Ｌｓｓは、定電流源回路ＩＳＣの動作を制御する信号を伝送するラインである。 スイッチトランジスタＴｒ７は、ゲートに垂直駆動部４０からハイレベルの正論理信号を入力されるとオンし、ローレベルの負論理信号を入力されるとオフする。

これにより、スイッチトランジスタＴｒ７がオンすると、カレントミラー回路の一方のトランジスタを構成するトランジスタＴｒ６に定電流Ｉが流れ、カレントミラー回路の他方のトランジスタを構成するスイッチトランジスタＴｒ７にも同様の定電流Ｉが流れる。 このとき、垂直信号線ＶＳＬは、負荷ＭＯＳを介してグランドに接続される。

［ＡＤＣ回路］
画素ＰＸＬから垂直信号線ＶＳＬに出力された電位は、ＡＤＣ回路７１にてＡＤ変換される。 図２に示すように、ＡＤＣ回路７１は、比較器７２、カウンタ７３、を備えている。

比較器７２は、一方の入力端子に、参照信号生成部８０の出力する参照信号を入力され、他方の入力端子に、画素ＰＸＬから垂直信号線ＶＳＬを通して出力されるアナログの画素信号を入力される。 比較器７２は、参照信号と画素信号との大小関係に応じてハイレベルもしくはローレベルの信号を出力する。 これにより、比較器７２は、これら参照信号と画素信号を比較し、参照信号と画素信号の大小関係が入れ替わると、出力がハイレベルとローレベルの間で反転する。

カウンタ７３は、タイミング制御部６０からクロックを供給されており、ＡＤ変換の開始から終了までの時間（カウント動作有効期間）をカウントしている。 ＡＤ変換の開始と終了のタイミングは、参照信号の変化の開始タイミングや比較器７２の出力反転に基づいて特定する。

カウンタ７３は、いわゆる相関２重サンプリング（ＣＤＳ）により、画素信号をＡ／Ｄ変換する。 具体的には、カウンタ７３は、タイミング制御部６０の制御に従い、垂直信号線ＶＳＬからリセット成分に相当するアナログ信号が出力されている間は、ダウンカウント動作を行い、垂直信号線から信号成分に相当するアナログ信号が出力されている間は、リセット成分のときと逆のアップカウントを行う。

このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値であり、垂直信号線ＶＳＬを通して画素からカラム処理部７０へ入力されたアナログの画素信号に相当するデジタルデータを、リセット成分にて較正した信号成分となる。 カウンタ７３が生成したデジタルデータは、水平信号線を介して出力回路９０へ出力される。

出力回路９０は、補正回路９１において、各種補正などのデジタル演算処理を行い、パラレル／シリアル変換回路９２において、画像信号の信号形式を変換して出力する。

（２）ノイズ除去の概念：
以上説明した固体撮像素子は、リセット成分と信号成分とを利用したＣＤＳ動作を行っているため、リセット時に重畳されるノイズ成分と、信号出力時に重畳されるノイズ成分とが一致していれば、画素毎又はＡＤＣ回路毎のノイズに起因するバラツキを抑制することができる。

ここで、アナログ回路（定電流源回路ＩＳＣやＡＤＣ回路７１）は所定周波数帯のアナログ信号を遮断する性質があり、ＣＤＳ動作にも所定周波数帯のアナログ信号を遮断する性質がある。 従って、これら遮断周波数のノイズは、アナログ回路やＣＤＳ動作によってある程度除去されるため低減（圧縮）されるが、これら遮断周波数以外のノイズは、アナログ回路を通過し、ＣＤＳ動作が行われた後のデジタル化された信号にも重畳される。

この遮断周波数は、固体撮像素子１００の画素数や動作速度に依存するが、一般的に数１０ＫＨｚ〜数ＭＨｚであることが多い。 ここで、遮断周波数を下回る低周波数ノイズが重畳されると、フォトダイオードＰＤの受光量に応じた画素信号のバックグランドノイズのレベルが、後述するＰ相期間とＤ相期間とでずれてしまうが、各垂直信号線でノイズの位相が異なるため、このズレ量も各垂直信号線で異なり、画素信号にバラツキが発生する。 以下、遮断周波数を下回る周波数のノイズに起因して発生する行方向シェーディングについて、図３を参照して説明する。

図３は、列方向シェーディングの原因の一例について説明する図である。 同図に示す列方向シェーディングは、参照信号生成部８０の出力するランプ波の伝搬速度と、ノイズ位相のシフト速度とのズレに起因して生じる。 例えば、参照信号生成部８０が画素アレイ３０の左側にあり、定電圧源ＶＤＤに重畳されるノイズが画素アレイ３０の右側から入力される場合は、ランプ波は左から右へ所定の伝送速度で伝搬するが、ノイズは時間の経過と共に左向きに位相がシフトする。 これは、定電流源回路ＩＳＣに接続されるグランドに重畳するノイズの場合でも同様である。

このような場合、図３（ａ）のように、参照信号生成部８０に近いＡＤＣ回路では、ノイズレベルの変動に起因して、リセット成分をＡＤ変換しているとき（以下、Ｐ相期間と呼ぶ）と、信号成分をＡＤ変換しているとき（以下、Ｄ相期間と呼ぶ）とで、ＡＤＣ回路の出力するデジタル信号に、ΔＳ１だけ強度の異なるノイズが重畳される。 従って、画素アレイ３０の左端付近のＡＤＣ回路で変換されたデジタル信号には、ΔＳ１のノイズが重畳される。

また、図３（ｂ）のように画素アレイ３０の中央付近のＡＤＣ回路で変換されたデジタル信号には、ΔＳ２のノイズが重畳され、図３（ｃ）のように画素アレイの右端付近のＡＤＣ回路で変換されたデジタル信号には、ΔＳ３のノイズが重畳される。 ここで、ΔＳ１≠ΔＳ２≠ΔＳ３である。 従って、同一行の画素信号を各ＡＤＣ回路でＡＤ変換して出力されるデジタル信号は、異なる量のノイズが重畳されることとなり、列方向シェーディングが発生する。

図４は、シェーディングノイズの検出動作の概念を説明する図である。 同図は、説明の簡略のため、画素数を３つとし、これら画素を横一列に配列してある。 また、各画素の回路構成も簡略化して示してある。 なお、垂直信号線に接続された端子には各々ＡＤＣ回路が接続されているものとする。 同図において、ノイズは、各画素に定電圧ＶＤＤを供給するカラム電源線や、定電流源回路ＩＳＣにグランド電位を供給するカラムＧＮＤ線を経由して、重畳される。

図４（ａ）は、通常のＡＤ変換を行う場合の状態を示してある。 通常のＡＤ変換を行う場合は、各画素の選択トランジスタＴｒ４ａ，Ｔｒ４ｂ，Ｔｒ４ｃは、垂直駆動部４０の制御によってオンされているため、増幅トランジスタＴｒ３ａ，Ｔｒ３ｂ，Ｔｒ３ｃを介して、カラム電源線の電源ノイズが、垂直信号線ＶＳＬ１，ＶＳＬ２，ＶＳＬ３を介してＡＤＣ回路７１に出力されるデジタル信号に重畳されてしまう。

また、定電流源回路ＩＳＣのスイッチトランジスタＴｒ７も、垂直駆動部４０の制御によってオンされているため、負荷ＭＯＳを構成するトランジスタＴｒ５ａ，Ｔｒ５ｂ，Ｔｒ５ｃもオンしており、カラムＧＮＤ線のＧＮＤノイズが、垂直信号線ＶＳＬ１，ＶＳＬ２，ＶＳＬ３を介してＡＤＣ回路７１に出力されるデジタル信号に重畳されてしまう。

図４（ｂ）は、本実施形態において、電源ノイズをサンプリングするＡＤ変換を行う場合の状態を示してある。 このとき、各画素の選択トランジスタＴｒ４ａ，Ｔｒ４ｂ，Ｔｒ４ｃは、垂直駆動部４０の制御によってオンされているため、増幅トランジスタＴｒ３ａ，Ｔｒ３ｂ，Ｔｒ３ｃを介して、カラム電源線の電源ノイズが、垂直信号線ＶＳＬ１，ＶＳＬ２，ＶＳＬ３を介してＡＤＣ回路７１に出力されるデジタル信号に重畳される。

その一方で、定電流源回路ＩＳＣのスイッチトランジスタＴｒ７は、垂直駆動部４０の制御によってオフされているため、負荷ＭＯＳを構成するトランジスタＴｒ５ａ，Ｔｒ５ｂ，Ｔｒ５ｃもオフしており、カラムＧＮＤ線のＧＮＤノイズは、垂直信号線ＶＳＬ１，ＶＳＬ２，ＶＳＬ３を介してＡＤＣ回路７１に出力されるデジタル信号に重畳されない。

従って、図４（ｂ）の状態で、各ＡＤＣ回路にてＡＤ変換を行うと、電源ノイズによって生じる上述したΔＳ１，ΔＳ２，ΔＳ３のようなレベルの変動に相当するデジタル信号が取得される。 このデジタル信号が、電源ノイズを示すノイズデータである。

図４（ｃ）は、本実施形態において、ＧＮＤノイズをサンプリングするＡＤ変換を行う場合の状態を示してある。 このとき、各画素の選択トランジスタＴｒ４ａ，Ｔｒ４ｂ，Ｔｒ４ｃは、垂直駆動部４０の制御によってオフされているため、カラム電源線の電源ノイズは、垂直信号線ＶＳＬ１，ＶＳＬ２，ＶＳＬ３を介してＡＤＣ回路７１に出力される信号に重畳されない。

その一方で、定電流源回路ＩＳＣのスイッチトランジスタＴｒ７は、垂直駆動部４０の制御によってオンされているため、負荷ＭＯＳを構成するトランジスタＴｒ５ａ，Ｔｒ５ｂ，Ｔｒ５ｃもオンしており、カラムＧＮＤ線のＧＮＤノイズが、垂直信号線ＶＳＬ１，ＶＳＬ２，ＶＳＬ３を介してＡＤＣ回路７１に出力されるデジタル信号に重畳される。

従って、図４（ｃ）の状態で、各ＡＤＣ回路にてＡＤ変換を行うと、ＧＮＤノイズによって生じる上述したΔＳ１，ΔＳ２，ΔＳ３のようなレベルの変動に相当するデジタル信号が取得される。 このデジタル信号が、ＧＮＤノイズを示すノイズデータである。

（３）ノイズ検出とノイズ除去の第１実施例：
図５は、ノイズサンプリングやノイズ除去を実行可能な行う固体撮像素子の回路構成を説明する要部回路図である。 同図において、固体撮像素子１００は、ＡＤＣ回路と出力回路９０の間に、ラインレジスタ２００を備えている。 ラインレジスタ２００は、レジスタ群２００ａ，２００ｂ，２００ｃを備えている。 レジスタ群２００ａ，２００ｂ，２００ｃは、それぞれ１行の画素数に応じた数のレジスタによって構成されており、それぞれ１行分の画素データを記憶可能になっている。

レジスタ群２００ａ，２００ｂは、後述するノイズサンプリング動作によってサンプリングされるノイズデータを記憶するための記憶媒体であり、レジスタ群２００ａは、電源ノイズデータ記憶し、レジスタ群２００ｂはＧＮＤノイズデータを記憶する。 レジスタ群２００ｃは、後述するノイズ除去動作を行うときに、１行分の画素データを記憶するための記憶媒体である。

図６は、ノイズ検出とノイズ除去の第１実施例に係る、画素読み出し動作の流れを示すフローチャートである。 同図に示す動作は、１フレーム分の画素データの出力に係るものであり、複数フレームの画素データを出力する場合は、同図に示す動作を繰り返し実行する。

なお、同図においては、１フレーム毎に１回のノイズサンプリングを行うようにしてあるが、むろん、１フレーム毎に複数回のノイズサンプリングを行って平均したノイズデータを用いてノイズ検出やノイズ除去を行ってもよい。

同図に示す動作が開始される時、スイッチトランジスタＴｒ７はオンされ、転送トランジスタＴｒ１とリセットトランジスタＴｒ２と選択トランジスタＴｒ４はオフされている。 なお、図６の説明は、図１，４，５の符号を適宜に利用しつつ行う。

図６に示す画素読み出し動作が開始されると、まず、各垂直信号線ＶＳＬをカラム電源線に接続させる（Ｓ１００）。 具体的には、選択トランジスタＴｒ４をオンさせ、画素ＰＸＬと垂直信号線ＶＳＬとを電気的に接続させる。 これにより、カラム電源線と垂直信号線ＶＳＬとが、増幅トランジスタＴｒ３を介して電気的に接続され、カラム電源線から、垂直信号線ＶＳＬへ電源ノイズが重畳されるようになる。

次に、各垂直信号線ＶＳＬをカラムＧＮＤ線から切断する（Ｓ１０５）。 具体的には、スイッチトランジスタＴｒ７をオフすることにより、トランジスタＴｒ５をオフさせ、垂直信号線ＶＳＬとカラムＧＮＤ線とを電気的に切断する。 これにより、カラムＧＮＤ線から垂直信号線ＶＳＬへＧＮＤノイズが重畳されなくなる。

次に、各垂直信号線ＶＳＬの電圧を相関２重サンプリングする（Ｓ１１０）。 具体的には、タイミング制御部６０が、画素ＰＸＬやＡＤＣ回路７１、参照信号生成部８０、を適宜に制御し、上述したＰ相期間とＤ相期間と同様のＡＤ変換を各ＡＤＣ回路７１に実行させる。 これにより、各カウンタ７３は、電源ノイズに相当するカウント（デジタル値）を生成する。

次に、各カウンタ７３がステップＳ１１０において生成したデジタル値を、ラインレジスタ２００のレジスタ群２００ａに記憶する（Ｓ１１５）。 このデジタル値は、カラム電源線から各画素を介して垂直信号線ＶＳＬに混入されるノイズに相当する。 これにより、レジスタ群２００ａには、電源ノイズデータが記憶される。

次に、垂直信号線ＶＳＬをカラム電源線から切断する（Ｓ１２０）。 具体的には、選択トランジスタＴｒ４をオフさせ、画素ＰＸＬと垂直信号線ＶＳＬとを電気的に切断させる。 これにより、カラム電源線から、垂直信号線ＶＳＬへ電源ノイズが重畳されなくなる。

次に、各垂直信号線ＶＳＬをカラムＧＮＤ線に接続する（Ｓ１２５）。 具体的には、スイッチトランジスタＴｒ７をオンすることにより、トランジスタＴｒ５をオンさせ、垂直信号線ＶＳＬとカラムＧＮＤ線とを電気的に接続させる。 これにより、カラムＧＮＤ線から垂直信号線へＧＮＤノイズが重畳されるようになる。

次に、各垂直信号線ＶＳＬの電圧を相関２重サンプリングする（Ｓ１３０）。 具体的には、タイミング制御部６０が、画素ＰＸＬやＡＤＣ回路７１、参照信号生成部８０、を適宜に制御し、上述したＰ相期間とＤ相期間と同様のＡＤ変換を各ＡＤＣ回路７１に実行させる。 これにより、各カウンタ７３は、ＧＮＤノイズに相当するカウント（デジタル値）を生成する。

次に、各カウンタ７３がステップＳ１３０において生成したデジタル値を、ラインレジスタ２００のレジスタ群２００ｂに記憶する（Ｓ１３５）。 このデジタル値は、カラムＧＮＤ線から定電流源回路ＩＳＣを介して垂直信号線ＶＳＬに混入されるノイズに相当する。 これにより、レジスタ群２００ｂには、ＧＮＤノイズデータが記憶される。

次に、各垂直信号線ＶＳＬをカラム電源線とカラムＧＮＤ線に接続する（Ｓ１４０）。 具体的には、スイッチトランジスタＴｒ７をオンすることにより、トランジスタＴｒ５をオンさせ、垂直信号線ＶＳＬとカラムＧＮＤ線とを電気的に接続させる。 また、選択トランジスタＴｒ４をオンさせ、画素ＰＸＬと垂直信号線ＶＳＬとを電気的に接続させる。 これにより、通常の画素読み出しができる状態になる。 その一方で、垂直信号線ＶＳＬと、カラムＧＮＤ線やカラム電源線とが電気的に接続されるため、電源ノイズやＧＮＤノイズが垂直信号線ＶＳＬに混入するようになる。

次に、第ｎ行（ｎは１以上の整数）の各画素値を相関二重サンプリングする（Ｓ１４５）。 具体的には、タイミング制御部６０が、画素ＰＸＬやＡＤＣ回路７１、参照信号生成部８０、を適宜に制御し、上述したＰ相期間とＤ相期間と同様のＡＤ変換を各ＡＤＣ回路７１に実行させる。 これにより、各カウンタ７３は、各画素の信号成分からリセット成分を除去した信号相当のカウント（デジタル値）を生成する。

次に、各カウンタ７３が、ステップＳ１４５において生成したデジタル値を、ラインレジスタ２００のレジスタ群２００ｃに記憶する（Ｓ１５０）。 これにより、レジスタ群２００ｃには、ＧＮＤノイズや電源ノイズが重畳した状態の１行分の画素データが記憶される。

次に、ラインレジスタ２００において、レジスタ群２００ｃの画素データから、レジスタ群２００ａ，２００ｂのノイズデータを利用して、電源ノイズやＧＮＤノイズを除去する（Ｓ１５５）。 ここで、レジスタ群２００ａ，２００ｂのノイズデータは、通常の画素サンプリングと異なる状態でサンプリングしているため、画素データからノイズデータを差し引く前に適切な係数を乗じる必要がある。

適切な係数とは、通常の画素サンプリング時の電源・ＧＮＤ除去比（ＰＳＲＲ）である。 これは、増幅トランジスタＴｒ３やトランジスタＴｒ５は、通常の画素サンプリング時は、飽和した状態で使用されるため、カラム電源線やカラムＧＮＤ線から見たインピーダンスが高く、電源ノイズやＧＮＤノイズは、圧縮された状態で画素データに重畳されるためである。

具体的には、電源ノイズの場合は、増幅トランジスタＴｒ３の伝達ゲインを乗じた上で画素データから差し引く必要があり、ＧＮＤノイズの場合は、トランジスタＴｒ５の伝達ゲインを乗じた上で画素データから差し引く必要がある。 下記式（１）は、増幅トランジスタＴｒ３の伝達ゲインであり、下記式（２）は、トランジスタＴｒ５の伝達ゲインである。

また、望ましくは、上述した増幅トランジスタＴｒ３やトランジスタＴｒ５の伝達ゲインに、カラム電源線やカラムＧＮＤ線の伝達ゲインを乗じる。 下記式（３）は、カラム電源線やカラムＧＮＤ線の伝達ゲインである。

すなわち、画素データから電源ノイズを除去するには、電源ノイズに対し少なくとも前記式（１）の伝達ゲイン乗じた上で、前記画素データから差し引けばよく、望ましくは、電源ノイズに対し前記式（１）の伝達ゲインと前記式（３）の伝達ゲインとを乗じた上で、前記画素データから差し引く。

また、画素データからＧＮＤノイズを除去するには、ＧＮＤノイズに対し少なくとも前記式（２）の伝達ゲインを乗じた上で、前記画素データから差し引けばよく、望ましくは、ＧＮＤノイズに対し前記式（２）の伝達ゲインと前記式（３）の伝達ゲインとを乗じた上で、前記画素データから差し引く。

このように、ラインレジスタ２００においては、各画素に対応する画素データ毎に、ノイズデータに上述した伝達ゲインを適宜に乗じて差し引く計算を行うことによりノイズを除去した画素データを生成し（Ｓ１５５）、後段の出力回路９０に出力する（Ｓ１６０）。 そして、ステップＳ１４０〜Ｓ１６０の動作を、画素アレイ３０の全行について完了するまで、繰り返し実行する（Ｓ１６５）。

以上説明した第１実施例によれば、各フレームの画像をサンプリングする前に、選択トランジスタＴｒ４又はトランジスタＴｒ５をオフすることにより、１行分のノイズデータをサンプリングし、ノイズデータに伝達ゲインを乗じた上で、各フレームを構成する各行の画素データから差し引く。 これにより、電源ノイズやＧＮＤノイズに起因して発生する列方向シェーディングを適切に除去した画像データを作成することができる。

従って、デジタルシグナルプロセッサ（ＤＳＰ）等の後段のロジック回路を用いず、イメージセンサ単体で列方向シェーディングを補正することができる。
また、列方向シェーディングの補正をイメージセンサの内部にてリアルタイムで行い、パイプライン処理できるため、レイテンシ（デバイスに対してデータ転送などを要求してから、その結果が返送されるまでの遅延時間）の増加を防止することができる。

また、イメージセンサのシェーディングが規定値を超えると出荷できなかったが、本技術を適用するとイメージセンサ内で列方向シェーディングの補正を行うため、イメージセンサの歩留まりを向上できる。
また、イメージセンサは、列方向シェーディングを補正してノイズが除去された後の信号を出力するため、後段で列方向シェーディングの補正やノイズ除去を行う必要が無くなり、後段のＤＳＰやメモリを縮小化可能であり、コストを低減できる。

（４）ノイズ検出とノイズ除去の第２実施例：
以上説明した第１実施例では、１フレーム毎にノイズデータをサンプリングするため、列方向シェーディングは除去できるが、行方向シェーディングは除去できない。 そこで、本第２実施例では、各行毎にノイズデータをサンプリングし、各行毎にサンプリングされたノイズデータに基づいて対応する行のノイズを除去する。

図７は、ノイズ検出とノイズ除去の第２実施例に係る、画素読み出し動作の流れを示すフローチャートである。 同図に示すステップＳ２００〜Ｓ２６０は、図６に示すステップＳ１００〜Ｓ１６０と、それぞれ同じ動作を行う。 ただし、図７では、ステップＳ２６０が終了すると、ステップＳ２００に戻ってステップＳ２００〜Ｓ２６０を、１フレームの全行について実行するまで繰り返し実行する。

すなわち、図６に示す第１実施例では、レジスタ群２００ａ，２００ｂは１フレーム毎に更新され、レジスタ群２００ｃは各行毎に更新されていたが、図７に示す第２実施例では、レジスタ群２００ａ，２００ｂ，２００ｃのいずれも各行毎に更新されることになる。

以上説明した第２実施例によれば、各行の画像をサンプリングする前に、選択トランジスタＴｒ４又はトランジスタＴｒ５をオフすることにより、１行分のノイズデータをサンプリングし、ノイズデータに伝達ゲインを乗じた上で、対応する行の画素データから差し引くことにより、電源ノイズやＧＮＤノイズに起因して発生する列方向シェーディングと行方向シェーディングの双方を適切に除去した画像データを作成することができる。

従って、デジタルシグナルプロセッサ（ＤＳＰ）等の後段のロジック回路を用いず、イメージセンサ単体で列方向シェーディングと行方向シェーディングを補正することができる。
また、列方向シェーディングと行方向シェーディングの補正をイメージセンサの内部にてリアルタイムで行い、パイプライン処理できるため、レイテンシ（デバイスに対してデータ転送などを要求してから、その結果が返送されるまでの遅延時間）の増加を防止することができる。

また、イメージセンサのシェーディングが規定値を超えると出荷できなかったが、本技術を適用するとイメージセンサ内で列方向シェーディングと行方向シェーディングの補正を行うため、イメージセンサの歩留まりを向上できる。
また、イメージセンサは、列方向シェーディングと行方向シェーディングを補正してノイズが除去された後の信号を出力するため、後段で列方向シェーディングと行方向シェーディングの補正やノイズ除去を行う必要が無くなり、後段のＤＳＰやメモリを縮小化可能であり、コストを低減できる。

（５）変形例に係る固体撮像素子の構成：
上述したノイズ検出結果を利用して、重畳されるノイズの周波数を特定したり、カラム電源線やカラムＧＮＤ線から画素データへのノイズ重畳自体を防止したりすることもできる。 図８は、変形例に係る固体撮像素子１００の構成を示すブロック図であり、図９は、ノイズ周波数検出回路の構成を示すブロック図であり、図１０は、ノイズ除去回路の１構成例を示す回路図である。

図８において、変形例に係る固体撮像素子１００は、上述した図５の構成に加え、ノイズ周波数検出回路３００と、ノイズ除去回路４００と、を備えている。 ノイズ周波数検出回路３００は、レジスタ群２００ａ，２００ｂに接続されており、レジスタ群２００ａやレジスタ群２００ｂに記憶されているデジタルのノイズデータに含まれる周波数のうち、最も多く含まれる周波数のクロックを特定する。

ノイズ除去回路４００は、電源配線やＧＮＤ配線（カラム電源線、カラムＧＮＤ線、カウンタ７３に電源電圧を供給するカウンタ電源線、等）に介挿されており、ノイズ周波数検出回路３００の制御に応じて、電源配線やＧＮＤ配線から特定周波数のノイズを除去する。

図９において、ノイズ周波数検出回路３００は、ＦＦＴ回路３１０と、バッファ３２０と、周波数比較検出部３３０と、コーディング回路３４０と、を備えている。 ＦＦＴ回路３１０は、ＤＡコンバータ３１１（ＤＡＣ）と、位相周波数比較器３１２と、ループフィルタ３１３（ＬＰＦ）と、電圧制御発振器３１４（ＶＣＯ）と、分周器３１５と、クロックセレクタ３１６と、を備えている。 なお、ＦＦＴとは、Ｆｉｎｉｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍの略である。

ＦＦＴ回路３１０は、レジスタ群２００ａ又はレジスタ群２００ｂに記憶されているノイズデータを入力され、このノイズデータをＤＡＣ３１１がアナログのノイズデータに変換する。 これにより、デジタル値として記憶されていたノイズデータが、アナログ信号に変換される。

クロックセレクタ３１６は、外部からＦＦＴ回路３１０へ入力される各種のクロック信号の中から、分周器３１５がクロックセレクタ３１６へ入力する周波数信号に応じたクロック信号の１つを選択し、位相周波数比較器３１２へ入力する。 これら各種のクロック信号は、ノイズ周波数検出回路３００の外部にあるＰＬＬ回路から入力されており、このＰＬＬ回路は、例えば、タイミング制御部６０が内蔵するものである。

位相周波数比較器３１２は、クロックセレクタ３１６から入力されるクロック信号を基準クロック、ＤＡＣ３１１から入力されるノイズデータを参照クロックとし、基準クロックと参照クロックとの位相差を比較して、位相差成分をパルス状の位相差信号として出力する。
ＬＰＦ３１３は、いわゆる積分回路であり、位相周波数比較器３１２から入力される位相差信号を、交流成分（高周波成分）を遮断して直流化する。

ＶＯＣ３１４は、制御電圧に基づいて発振周波数の調整を行なうことで基準信号との調相動作を行なう。 本変形例では、ＬＰＦ３１３から入力される直流化された位相差信号が制御電圧に相当する。 ＶＣＯ３１４は、一定の自走周波数を中心として、制御電圧に応じた周波数に発振周波数を調整し、バッファ３２０と分周器３１５に出力する。

バッファ回路３２０は、高インピーダンスのＦＦＴ回路２１０から出力されるノイズ周波数を、低インピーダンスに変換して、矩形波のクロック信号を後段に出力する。
分周器３１５は、ＶＣＯ３１４が出力する周波数を１／Ｎに低倍した周波数をクロックセレクタ３１６に出力する。

周波数比較検出部３３０は、外部のＰＬＬ回路から入力される各種の分周クロックと、バッファ回路３２０から入力される周期的な矩形波のクロック信号と、の周波数を比較し、一定期間周波数に差がない場合は、外部のＰＬＬ回路から入力される各種の分周クロックのうち、どの分周クロックがノイズ源となっているか特定することができる。 すなわち、この分周クロックの供給先となる部位が、ノイズ源であると特定できる。

コーディング回路３４０は、以上のようにして特定されたノイズ周波数を遮断するように、ノイズ除去回路４００を制御するための制御信号を生成する。 この制御信号を、複数ビットでコーディングすることにより、後述するノイズ除去回路４００の抵抗値や容量を調整することができる。 これにより、列方向シェーディングや行方向シェーディングの原因となるノイズを源流で抑圧し、列方向シェーディングや行方向シェーディングを効率的に抑制することができる。

図１１は、ノイズ除去回路４００の一例である。 同図に示す例では、ノイズが重畳されることが予測される配線に、可変抵抗と可変容量とから成るフィルタ回路を介挿してあり、更に、このフィルタ回路をバイパスする配線も設けられている。 フィルタ回路側の配線とバイパス配線には、それぞれにスイッチ回路が設けてある。

ノイズ除去回路４００を構成する可変抵抗と可変容量とスイッチ回路は、コーディング回路１４０の出力する制御信号にて、抵抗値、容量、オンオフ、を制御される。 また、フィルタ回路側の配線に介挿されたスイッチ回路をオンにし、バイパス配線のスイッチ回路をオフにすると、対象配線からはノイズが除去される。 このとき、可変抵抗の抵抗値や可変容量の容量を適宜に調整することにより、ノイズ除去回路４００を介挿された配線のノイズ耐性を向上し、列方向シェーディングや行方向シェーディングを源流で抑制することができる。

また、フィルタ回路側の配線に介挿されたスイッチ回路をオフにし、バイパス配線のスイッチ回路をオンにすると、対象配線からはノイズが除去されない。 よって、対象配線に重畳されることが予測されるノイズをノイズ周波数検出回路３００が検出しないときは、フィルタ回路等を通さずに電源電圧やＧＮＤ電圧を、対象部位へと供給することができる。

なお、設計段階や出荷前段階において、上述したノイズ検出を行ったり、理論計算を行ったりすることにより、ノイズが重畳される配線を予め特定したり、重畳されるノイズ周波数を予測／実測したりすることもできる。 このような場合は、予め抵抗値や容量を調整したノイズ除去回路４００を、そのような配線に配置することにより、ノイズ耐性を向上することができる。 さらに、ノイズ混入経路を特定可能であり、タイプ設計にフィードバックできる。

（６）まとめとその他変形例：
以上説明した実施形態の技術思想の一側面は、以下のように把握することができる。

（ａ）画素と、アナログ信号をデジタル信号に変換するＡＤ変換部と、前記画素と前記ＡＤ変換部との間を接続する信号線と、前記信号線と所定のグランド供給配線との間を接続する所定の負荷と、前記信号線と前記グランド供給配線の接続を切り替える第１スイッチ回路と、を備え、
前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の電源供給配線から供給される定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を前記信号線に増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第２スイッチ回路と、を備える固体撮像素子であって、
前記第１スイッチ回路をオンしつつ前記第２スイッチ回路をオフした状態で前記ＡＤ変換部に前記信号線の電圧値をデジタル信号へ変換させる第１動作と、前記第１スイッチ回路をオフしつつ前記第２スイッチ回路をオンした状態で前記ＡＤ変換部に前記信号線の電圧値をデジタル信号へ変換させる第２動作と、の少なくとも一方を実行するサンプリング部を備えることを特徴とする固体撮像素子。

（ｂ）前記ＡＤ変換部が前記サンプリング部の制御に従って変換したデジタル信号を記憶する第１記憶部と、
前記第１スイッチ回路と前記第２スイッチ回路とをオンした状態で、前記画素から前記信号線を介して出力される画像データを前記ＡＤ変換部が変換して生成するデジタル画像データを記憶する第２記憶部と、
前記第１記憶部が記憶しているデジタル信号に基づいて、前記第２記憶部が記憶しているデジタル画像データを補正する補正部と、
を更に備える前記（ａ）に記載の固体撮像素子。

（ｃ）複数の前記画素を行列状に配列し、行列状に配列された複数の前記画素の列ごとに、前記信号線を配設してある前記（ｂ）に記載の固体撮像素子。

（ｄ）前記第２記憶部は、前記複数画素のデジタル画像データを行順次に前記ＡＤ変換部が変換して生成するデジタル画像データを行毎に記憶し、
前記サンプリング部は、前記複数画素の１フレーム毎に前記ＡＤ変換部を制御し、当該制御に応じて前記ＡＤ変換部が変換して生成したデジタル信号にて前記第１記憶部のデジタル信号を更新する前記（ｃ）に記載の固体撮像素子。

（ｅ）前記第２記憶部は、前記複数画素のデジタル画像データを行順次に前記ＡＤ変換部が変換して生成するデジタル画像データを行毎に記憶し、
前記サンプリング部は、前記複数画素の行毎に前記ＡＤ変換部を制御し、当該制御に応じて前記ＡＤ変換部が変換して生成したデジタル信号にて前記第１記憶部のデジタル信号を更新し、
前記補正部は、前記第２記憶部に記憶されているデジタル画像データを、前記第２記憶部に記憶されているデジタル画像データに対応する行の画素に応じて更新された前記第１記憶部のデジタル信号に基づいて、補正する前記（ｃ）または（ｄ）に記載の固体撮像素子。

（ｆ）画素と、アナログ信号をデジタル信号に変換するＡＤ変換部と、前記画素と前記ＡＤ変換部との間を接続する信号線と、前記信号線と所定のグランド供給配線との間を接続する所定の負荷と、前記信号線と前記グランド供給配線の接続を切り替える第１スイッチ回路と、を備え、
前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の電源供給配線から供給される定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を前記信号線に増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第２スイッチ回路と、を備える電子機器であって、
前記第１スイッチ回路をオンしつつ前記第２スイッチ回路をオフした状態で前記ＡＤ変換部に前記信号線の電圧値をデジタル信号へ変換させる第１動作と、前記第１スイッチ回路をオフしつつ前記第２スイッチ回路をオンした状態で前記ＡＤ変換部に前記信号線の電圧値をデジタル信号へ変換させる第２動作と、の少なくとも一方を実行するサンプリング部を備えることを特徴とする電子機器。

（ｇ）画素と、アナログ信号をデジタル信号に変換するＡＤ変換部と、前記画素と前記ＡＤ変換部との間を接続する信号線と、介して前記信号線と所定のグランド供給配線との間を接続する所定の負荷と、前記信号線と前記グランド供給配線の接続を切り替える第２スイッチ回路と、を備え、
前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の電源供給配線から供給される定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を前記信号線に増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第１スイッチ回路と、を備える固体撮像素子の駆動方法であって、
前記第１スイッチ回路をオンしつつ前記第２スイッチ回路をオフした状態で前記ＡＤ変換部に前記信号線の電圧値をデジタル信号へ変換させる第１工程と、前記第１スイッチ回路をオフしつつ前記第２スイッチ回路をオンした状態で前記ＡＤ変換部に前記信号線の電圧値をデジタル信号へ変換させる第２工程と、の少なくとも一方を実行することを特徴とする、固体撮像素子の駆動方法。

なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。 また，本技術の範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

１０…色フィルタアレイ、２０…半導体基板、３０…画素アレイ、４０…垂直駆動部、５０…水平駆動部、６０…タイミング制御部、７０…カラム処理部、７１…ＡＤＣ回路、７２…比較器、７３…カウンタ、８０…参照信号生成部、８５…デジタル演算部、９０…出力回路、９１…補正回路、１００…固体撮像素子、２００…ラインレジスタ、２００ａ…レジスタ群、２００ｂ…レジスタ群、２００ｃ…レジスタ群、ＦＤ…フローティングディフュージョン、ＨＳＬｎ…画素駆動線、ＩＳ…定電流源、ＩＳＣ…定電流源回路、Ｌｒｓｔ…信号線、Ｌｓｅｌ…信号線、Ｌｔｒｆ…水平信号線、Ｌｔｒｇ…信号線、ＰＤ…フォトダイオード、ＰＸＬ…画素、Ｔｒ４…選択トランジスタ、Ｔｒ３…増幅トランジスタ、Ｔｒ１…転送トランジスタ、Ｔｒ２…リセットトランジスタ、Ｔｒ３…増幅トランジスタ、Ｔｒ４…選択トランジスタ、Ｔｒ５…トランジスタ、Ｔｒ６…トランジスタ、Ｔｒ７…スイッチトランジスタ、Ｔｒ５〜Ｔｒ７…トランジスタ、ＶＤＤ…定電圧源、ＶＤＤ…定電圧、ＶＳＬ…垂直信号線