本发明涉及以半导体为基础的器件的制造。特别是，本发明涉及其内 包括沟槽式电容器的动态随机存取存储器(DRAM)集成电路的制造。

在DRAM电路中使用沟槽式电容器作为存储元件是众所周知的。在通 常的沟槽式电容器中，为朝向沟槽式电容器底部设置的导电区的掩埋板经 常用于将相邻的沟槽式电容器连接在一起。在现有技术中，经常通过适当 含掺杂剂层的常规淀积工艺形成涂敷在沟槽内表面的掩埋板。淀积工艺之 后进行掺杂剂从淀积的含掺杂剂层扩散到衬底内的掺杂剂扩散步骤，由此 产生起掩埋板作用的导电区。

为便于讨论，图1示出了衬底102，表示形成有沟槽式电容器的衬底。 在图1的例子和图中，为便于讨论，衬底102一致地假定为p型衬底，当 然同样可以使用n型衬底形成沟槽式电容器，这对本领域的技术人员是公 知的。通常由适当的腐蚀工艺例如为反应离子腐蚀(RIE)一个例子的干腐蚀 在衬底102内形成沟槽104。

沟槽104形成在衬底102内之后，含掺杂剂层106覆盖地淀积在衬底 102和沟槽104的内表面上。含掺杂剂层106可以是例如由如掺杂砷或掺杂 磷的玻璃层等的n型掺杂剂(如果衬底102为p型)掺杂的氧化层。砷掺杂层 可以包括例如氮化硅/氧化物帽盖层以避免向外扩散退火。相反，如果衬底 102为n型衬底，那么含掺杂剂层106可以包括例如硼等的p型掺杂剂。含 掺杂剂层106可以使用任何适当的淀积工艺淀积，例如化学汽相淀积 (CVD)、低压化学汽相淀积(LPCVD)或等离子体增强化学汽相淀积 (PECVD)。

在图2和3中，光刻胶栓塞形成在沟槽104内，以便于腐蚀掉部分淀 积的含掺杂剂层106。由于不需要让掩埋板掺杂剂扩散到与器件区(例如 DRAM单元晶体管的源和/或漏区，即沟槽104的上部区域)相邻的衬底区域 内，因此除去部分淀积的含掺杂剂层106很必要。由此，进行图2中的光 刻胶填充步骤，用光刻胶材料110填充沟槽104。在图3中，首先使用常 规的光刻胶深腐蚀工艺将光刻胶110深腐蚀到标号112显示的位置。然后将 含掺杂剂层106深腐蚀到深腐蚀的光刻胶的位置(即，大约到图3中标号112 指示的位置)。

在图4中，除去前面深腐蚀光刻胶栓塞110A，并淀积包括例如氧化物 /氮化物/氧化物(ONO)(其中一个氧化层起氮化物和衬底材料之间粘接促进 层的作用)的三层结构或氮化物/氧化物(NO)的二层的帽盖层114到沟槽104 内以及前面深腐蚀的含掺杂剂层106A内。帽盖层114的一个功能是在使用 高温步骤将掺杂剂从含掺杂剂层106驱入到沟槽104底部的衬底区内的随 后的掺杂剂驱入工艺中保持掩埋板掺杂剂(例如砷)离开沟槽。

在图5中，使用高温掺杂剂驱入工艺使含掺杂剂层106内的掩埋板掺 杂剂材料扩散到相邻的衬底区内形成以上提到的掩埋板的导电区。掺杂剂 驱入工艺可以通过例如将衬底在高温下暴露特定的时间(例如，首先在氩气 或N2气氛中约1050℃暴露下约20秒)。掺杂剂穿过适当的距离到衬底材料 内形成掩埋板(图5中显示为掩埋板116)后，在随后的腐蚀工艺(例如湿腐蚀) 中除去帽盖层114和含掺杂剂层106。应该指出图5仅示出了部分掩埋板， 并且掩埋板可以连接到多个沟槽式电容器。此后，使用附加的常规工艺步 骤形成沟槽式电容器(包括区120内的氧化轴环)和相关DRAM单元的其它 部件。

虽然形成掩埋板的现有技术在过去完成了在沟槽底部形成导电区的任 务，但存在着显著的缺点。例如，现有技术的工艺要求实际淀积含掺杂剂 层(例如图1中的含掺杂剂层106)。对于相对低密度的器件，沟槽具有较宽 的沟槽开口，所述淀积要求不需太多困难就能满足。然而，随着现代的集 成电路密度的增加，沟槽的横截面变得越来越小，并且封装的越来越紧密。 随着沟槽开口显著变小，但沟槽仍然很深以提供足够的存储容量起存储单 元(例如，40FF/DT)的作用。例如，现代的高密度DRAM(例如，1千兆位 以上)要求沟槽小到0.15微米宽和达到6微米深。

窄和/或高宽比高的沟槽，特别是在窄、高宽比高的沟槽的底部形成加 固层和结构对工艺工程师提出额外的挑战。特别是，使用窄沟槽使形成含 掺杂剂层(例如图1的含掺杂剂层106)的淀积工艺不再需要。现已发现当沟 槽横截面低于某个尺寸时，经常在沟槽内的含掺杂剂层中，特别是靠近沟 槽的底部要形成掩埋板处形成空隙。在图1中示出了含掺杂剂层106内的 示例性空隙202。

此外，在沟槽的内部充分被含掺杂剂的材料层覆盖之前，含掺杂剂层 的淀积经常夹断沟槽开口，由于防止足量的含掺杂剂的材料存在沟槽内， 由此导致掺杂剂不足。由于空隙会引起掩埋板内掺杂剂浓度不均匀，而掺 杂剂不足导致掩埋板内掺杂剂浓度不足，由此增加了掩埋板的阻抗，因此 空隙和/或掺杂剂不足负面地影响了随后形成的掩埋板的电性能。例如，图5 的掩埋板116示出了由图1的空隙202产生的缺陷区130。如果很严重，那 么这些缺陷会使形成的DRAM单元不合格。

鉴于以上内容，需要提供一种形成沟槽内包括掩埋板的DRAM沟槽式 电容器需要的改进技术。

在一个实施例中，本发明涉及在衬底内形成包括掩埋板的沟槽式电容 器的方法。方法包括在衬底内形成沟槽。沟槽具有沟槽内表面。方法还包 括在沟槽内形成氧化物轴环。氧化物轴环覆盖沟槽内表面的第一部分，留 下沟槽内表面的第二部分未由氧化轴环覆盖。还包括使用等离子体增强的 掺杂工艺用第一掺杂剂掺杂沟槽内表面的第二部分。设置等离子体增强的 掺杂工艺使第一掺杂剂基本上扩散到第二部分内，且没有在沟槽内表面上 淀积附加层。此外，包括使用高温工艺使第一掺杂剂扩散到衬底内形成掩 埋板。

在另一实施例中，本发明涉及在衬底内形成包括掩埋板的沟槽式电容 器的方法。该方法包括在衬底内形成沟槽。沟槽具有沟槽内表面。该方法 还包括使用等离子体增强的掺杂工艺用第一掺杂剂掺杂至少沟槽内表面的 第一部分。设置等离子体增强的掺杂工艺使第一掺杂剂基本上扩散到第一 部分内，且没有在沟槽内表面上淀积附加层。第一掺杂剂为形成掩埋板使 用的掺杂剂。

在又一实施例中，本发明涉及在衬底内形成动态随机存取存储器 (DRAM)电路的沟槽式电容器的方法。沟槽式电容器包括掩埋板。该方法包 括在衬底内形成沟槽。沟槽具有沟槽内表面。该方法还包括使用等离子体 增强的掺杂工艺用第一掺杂剂掺杂至少沟槽内表面的第一部分。等离子体 增强的掺杂工艺为等离子体浸没离子注入(PIII)工艺或等离子体掺杂(PLAD) 工艺中的一个。设置等离子体增强的掺杂工艺使第一掺杂剂基本上扩散到 第一部分内，且没有在沟槽内表面上淀积附加层。第一掺杂剂为形成掩埋 板使用的掺杂剂。

下面结合附图和本发明的详细说明更详细地介绍本发明的这些和其它 特点。

本发明示例性地而非限定性地显示在附图的图中，其中类似的标号表 示类似的部分，其中：

为便于讨论，图1示出了衬底内的沟槽，包括设置在沟槽内表面上淀 积的含掺杂剂层。

图2示出了已进行光刻胶填充工艺之后图1的沟槽。

图3示出了已进行光刻胶填充工艺并深腐蚀含掺杂剂层之后图2的沟 槽。

图4示出了保形地淀积帽盖层之后图3的沟槽。

图5示出了含掺杂剂层内的掺杂剂扩散到衬底内之后形成的掩埋板。

图6示出了根据本发明的一个实施例在等离子体增强掺杂之前其内有 氧化物轴环区的沟槽。

图7A-7C示出了根据本发明的一个方案硅的局部氧化(LOCOS)氧化物 轴环的形成工艺。

图8示出了根据本发明的一个实施例进行等离子体增强掺杂工艺将掩 埋板掺杂剂引入到沟槽内之后图6的沟槽。

图9示出了含掺杂剂层的掺杂剂扩散到衬底内之后包括形成的掩埋板 的图8的沟槽。

图10A示出了根据本发明的一个实施例在沟槽式电容器内形成掩埋板 使用的一些相关的步骤。

图10B示出了根据本发明的另一个实施例在沟槽式电容器内形成掩埋 板使用的一些相关的步骤。

下面参考示于附图中的几个说明性的实施例详细地介绍本发明。在下 面的说明中，为了充分理解本发明列出了大量的具体细节。然而，对本领 域的普通技术人员来说不使用某些或所有这些具体细节同样可以实施本发 明。此外，为了不混淆本发明，没有详细地介绍公知的工艺步骤和/或结构。

根据本发明的一个实施例，使用等离子体增强的掺杂工艺直接将形成 掩埋板导电区使用的掩埋板掺杂剂掺杂到沟槽的内表面上。对于这里使用 的以及下面将详细地解释的术语，等离子体增强掺杂是指掺杂剂引入到已 有的沟槽内表面上同时基本上没有将另一材料层淀积其上。这与通常淀积 砷玻璃填充层以便形成掩埋板的现有技术的淀积方法形成对比。根据等离 子体增强掺杂工艺，由于掺杂剂引入到沟槽内表面不需要在沟槽内表面上 淀积层，因此可以有利地避免以上提到的夹断(即，瓶颈)和/或空隙形成问 题。

在一个实施例中，使用等离子体浸没离子注入(PIII)工艺将掩埋板掺杂 剂直接掺杂到沟槽的内表面上。在另一实施例中，使用等离子体掺杂(PLAD) 工艺将掺杂剂掺杂到沟槽的内表面上。虽然这些等离子体增强掺杂工艺会 导致掺杂剂材料在沟槽的内表面上的一些堆积，但这些堆积是掺杂工艺附 带产生的，通常不会形成象现有技术淀积的含掺杂剂层那么厚的层。如果 适当地控制掺杂剂工艺，那么在掺杂剂步骤期间大多数的掺杂剂扩散到沟 槽的内表面，优选没有或少量的掺杂剂材料堆积在沟槽内表面上。

根据本发明的一个方案，省略了含掺杂剂层的淀积步骤可以有助于在 通常为现代的高密度集成电路中使用的现代的窄(和/或高宽比高的)沟槽的 底部形成可靠的掩埋板。此外，由于不需要含掺杂剂层的淀积步骤，因此 本发明可以在掩埋板形成步骤之前形成LOCOS氧化物轴环(即，根据硅的 局部氧化原理形成的氧化物轴环)。这是由于即使在等离子体增强掺杂步骤 期间LOCOS使沟槽内的硅氧化物材料膨胀隆起，但由于本发明不需要将另 一含掺杂剂层淀积到沟槽内形成掩埋板因此所述LOCOS膨胀隆起不会增 加夹断的可能性。如以后将详细讨论的，在掩埋板形成步骤之前形成LOCOS 氧化物轴环产生许多重要的优点，包括形成更高质量的氧化物轴环和/或使 用氧化物轴环进行自对准等离子体增强掺杂和/或掺杂剂驱入步骤。

下面参考附图更详细地介绍本发明的特点和优点。在图6中，示出了 设置在衬底604内的沟槽602。如前所述，衬底604可以为p型衬底或n 型衬底(众所周知衬底的选择决定了随后形成掩埋板使用的掩埋板掺杂剂类 型的选择)。为便于讨论，这里假定衬底604为p型衬底，形成掩埋板使用 的掺杂剂假定为砷，当然如前所述同样可以使用其它类型的衬底或掺杂 剂。

图中显示出衬底604的上表面为氮化物层608。在一个实施例中，氮 化物层608表示为NxOy层，可以为例如1300埃厚。在沟槽602内，设置了 氧化物轴环606，代表将p阱与掩埋板的n阱电隔离或p阱与电容器电隔 离使用的氧化物轴环。在一个实施例中，通过LOCOS(硅的局部氧化)工艺 形成氧化物轴环606，当然同样可以通过任何其它合适的氧化物形成工艺 形成氧化物轴环。应该指出虽然显示在沟槽602内的氧化物轴环示出了即 使在掩埋板形成之前已形成了氧化物轴环仍进行本发明的掩埋板形成工 艺，在掩埋板形成之前氧化物轴环的存在也不是绝对需要(即，如果需要可 以在掩埋板形成之后形成氧化物轴环)。

一般来说，示例性的LOCOS氧化物轴环形成工艺包括首先用硬掩模 (图7A中的702)涂敷衬底表面。硬掩模包括如氮化层的适当的介质层或氧 化物/氮化物/氧化物的三层结构。腐蚀沟槽之后，然后用适当的衬里层(例如 氮化层)涂敷沟槽内部。衬里层显示在图7A中为衬里层704。此后，使用 光刻胶栓塞工艺深腐蚀衬里层以便剩余的氮化物衬里至少覆盖沟槽内最终 形成掩埋板的区域。

为便于衬里腐蚀合适的光刻胶栓塞工艺包括用光刻胶(图7A中的706) 填充沟槽，然后在沟槽内深腐蚀光刻胶到未来的掩埋板的顶部位置，形成 其内的光刻胶栓塞(图7B中的706A)。此后，进行衬里腐蚀工艺除去没有被 光刻胶栓塞覆盖沟槽内的衬里材料。在衬里腐蚀工艺期间沟槽底部被光刻 胶栓塞保护的衬里材料基本上未被腐蚀。未腐蚀的衬里层显示在图7B中为 衬里层704A。此后，除去光刻胶栓塞，留下在后的衬里覆盖到(未除去的) 光刻胶栓塞的位置处的那部分沟槽内部。

沟槽内要形成轴环的硅区(图7B中的区域710)没有被衬里材料覆盖(是 由于在该区域内的衬里材料没有被图7B中的光刻胶栓塞706A覆盖并在前 面的衬里腐蚀工艺中被除去)。因此，图7B区域710内的硅材料随后在氧 化步骤中被氧化形成氧化物轴环(例如使用湿或干氧化工艺)。LOCOS氧化 物轴环在图7C中为氧化物轴环712。氧气吸收到硅衬底内形成硅氧化物使 区域710膨胀隆起到沟槽内，因此在某种程度上减小了此处沟槽的横截面。 设置氧化物轴环712的厚度防止随后淀积的掩埋板掺杂剂渗透到与氧化物 轴环相邻的衬底区域。例如，当发现掺杂剂渗透约50到150埃时，约100-350 埃的氧化物轴环厚度很适合。氧化物轴环形成之后，使用适当的腐蚀工艺(例 如，如果使用氮化物作为衬里材料，那么使用例如浸泡在缓冲的HF溶液中 的湿腐蚀工艺)。

在图8中，将适当的掩埋板掺杂剂(例如对于p衬底为砷)直接掺杂到图 6的沟槽602内。在一个改进实施例中，使用等离子体浸没离子注入(PIII) 工艺在等离子体淀积室内完成掩埋板掺杂剂的等离子体增强掺杂。等离子 体浸没离子注入是公知的工艺。然而，使用PIII进行沟槽式电容器的深沟 槽掺杂提供很多的优点，是由于可以容易地优化掺杂的各向同性和各向异 性分量(component)，沿沟槽式电容器的垂直和水平表面获得需要的掺杂均 匀度。

当然存在许多PIII系统的配置，一些介绍在例如，Material Rsearch Society Symposium Processing 279卷(1993)Cheung等人的“Plasma Immersion Ion Implantation Of Semiconductors”，U.S.专利5,607,509“High Impedance Plasma Ion Implantation Apparatus”，5,354,381“Plasma Immersion Ion Implantation(PI3)Apparatus”，5,449,920“Large Area Ion Implantation Process And Apparatus”以及5,558,718“Pulsed Source Ion Implantation Apparatus And Method”，所有这些在这里引入做为参考。

在一个示例性PIII系统中，使用由含掺杂剂(例如砷掺杂剂时为AsH3) 的源气体电离化的高密度等离子体掺杂衬底。有时靠近磁场设置高密度等 离子体并保持等离子体连续。当能量提供到适当的放电电源例如彭宁放电 源时可以完成电离化。对于这里使用的术语，高密度等离子体通常是指具 有在约1E14到1E17/cm3范围内离子密度的等离子体。合适的以二极管为基 础的等离子体浸没离子注入系统的提供商包括例如Gloucester的Eaton Corp.MA和Palo Alto的Varian Associates Inc.CA。

衬底设置在PIII室内，连续的脉冲或DC负电压施加到衬底，使外层 覆盖物(sheath)膨胀，从等离子体中分离出更多的离子并朝衬底加速产生附 加的注入(即，各向异性分量)。为了增加沿垂直壁的掺杂，可以增加室压和 /或衬底更靠近等离子体。在优选实施例中，在二极管型PIII系统中进行掺 杂，当然同样可以使用包括电子回旋共振(ECR)系统、容性耦合系统、感性 耦合系统等的任何类型的PIII系统，只要使它们掺杂沟槽内部的垂直和水 平表面同时不形成显著的淀积层。如果使用了二极管系统，那么可以将中 空的阳极放电栅网(可以接地)设置在高电压电极和衬底之间以便沿衬底表 面提高掺杂均匀度。

一般来说，在PIII室内的掺杂有各向异性分量(即，朝沟槽的底部单向 掺杂)和各向同性分量(即，全方向掺杂)。改变掺杂工艺参数(例如室压、电 极板之间的距离和/或电极板和衬底之间的距离和/或其它参数)往往会影响 两个分量之间的平衡。这些工艺参数可以由工艺工程师设定以使等离子体 增强掺杂工艺最优化获得沟槽的垂直和水平表面上需要的掺杂效果。

例如，当室压增加时，各向异性分量(控制沟槽底部的离子注入)往往会 提高。相反，当室压增加时，各向同性分量(控制沿沟槽侧壁的掺杂)往往会 提高。在另一个例子中，当二极管系统中电极板之间的距离增加时，掺杂 工艺的各向异性分量往往会增加。相反，当二极管系统中电极板之间的距 离减小时，掺杂工艺各向异性分量的往往会减小。

一般来说，如果由于等离子体增强掺杂在硅表面上的实际淀积堆积很 少。在一个例子中，可以观察到在PIII室中掺杂之后约1-3个原子层的掺杂 剂材料出现在硅表面上。然而，这基本上比通过现有技术工艺淀积的含掺 杂剂层的厚度薄。

此外，使用等离子体掺杂(PLAD)系统可以完成掩埋板掺杂剂的等离子 体增强掺杂。等离子体掺杂(PLAD)是公知的工艺。在一个例子中，当专用 的HV脉冲电源点燃等离子体时进行等离子体掺杂，同时进行各向同性和各 向异性(即，注入)掺杂时，等离子掺杂被完成。当然现有许多PLAD系统配 置，一些介绍在，例如，Mizuno等人在Surface and Coatings Technology(Elsevier Science S.A.1996)中的“Plasma Doping for Silicon”, U.S.专利4,912,065“Plasma Doping Mothod”,4,937,205“Plasma Doping Process and Apparatus Therefor”，所有这些在这里引入做为参考。合适的 PLAD系统的提供商包括例如Santa Clara的Applied Materials Inc.CA和 Fremont的Lam Research Corp.CA。

在一个示例性PLAD系统中，要掺杂的衬底引入到室内，此后使用高 压脉冲电源(例如RF电源)由掩埋板掺杂剂源气体点燃等离子体。同时分离 出离子促进注入。此外，通过改变参数设置可以影响掺杂工艺的各向异性 和各向同性分量。过程的确切设置取决于要达到沟槽内(包括垂直的沟槽侧 壁和沟槽底部)需要的掺杂效果要求的各向异性/各向同性平衡、室的尺寸、 衬底的尺寸、衬底层的组成、等离子体系统的具体配置和/或其它因素。然 而，这种设置操作是在本领域的技术人员的技能之内。

等离子体掺杂步骤之后掩埋板掺杂剂的扩散深度由图8中的虚线620 显示。注意虽然一些掩埋板的掺杂剂引入到氮化层608的表面上，但由于 氮化层608通常以后要除去，因此其上存在的所述掺杂剂并非有害。设置 注入剂量使随后的掺杂剂驱入步骤期间足量的掺杂剂充分渗透到衬底604 内形成需要的掩埋板。当然不同的DRAM电路对掩埋板的电特性有不同的 要求，因此可以改变掩埋板内确切的尺寸和/或掺杂剂浓度。

在图9中，使用掺杂剂驱入工艺在图8中掺杂的掺杂剂已驱入到衬底 内。在一个例子中，通过将衬底暴露到高温(例如首先在氩气或N2气氛中约 1050℃下暴露约20秒)进行掺杂剂驱入工艺。掺杂剂驱入工艺使较早掺杂 的掺杂剂通过等离子体增强掺杂工艺进一步扩散到衬底内形成掩埋板的导 电区(显示在图9中为掩埋板630)。

如前所述，本发明使用了等离子体增强掺杂工艺(例如以前提到的PIII 或PLAD工艺或类似的合适工艺)，当将掩埋板掺杂剂引入到沟槽内时使附 加的淀积最小化。这与含掺杂剂的材料层实际上淀积在沟槽内的现有技术 的方法形成鲜明的对比。由于此，目前的掺杂工艺对现代的高密度IC中减 小的沟槽横截面不太敏感，可以用于对可靠的(含掺杂剂层)淀积来说太窄的 沟槽。

此外，由于本发明的等离子体增强掺杂工艺对沟槽开口的尺寸不太敏 感，因此在形成掩埋板之前可以预先(使用例如LOCOS工艺)形成氧化物轴 环606。在现有技术中，预先形成的氧化物轴环和伴随沟槽开口的减少(由 LOCOS氧化物材料)经常使使沟槽开口被随后淀积的含掺杂剂材料层夹 断。由于根据本发明基本上没有发生附加的淀积，因此当掩埋板掺杂剂引 入到沟槽内时，基本上消除了沟槽开口夹断的可能性。

此外，已有的氧化物轴环606(和氮化物层608)也起“掩模”的作用， 使等离子体增强掺杂工艺和掺杂剂驱入工艺基本上自对准。即，氧化物轴 环606防止掺杂剂引入和/或扩散到沟槽内相邻的衬底区内。因此，掺杂相 对于掩埋板自对准。此外，LOCOS氧化物轴环的存在使电容器以及掩埋板 相对于晶体管的阱隔离。从图6中可以看出，氮化层608有利地防止了掺 杂剂从上面引入和/或扩散到衬底内。

在一个实施例中，在砷气氛(例如，如果砷玻璃层没有被帽盖的情况中) 进行掺杂剂扩散步骤。在另一实施例中，可以在例如氮气和10％的氧气气 氛中进行掺杂剂扩散步骤。等离子体增强掺杂之后在掺杂剂驱入步骤之前 由适当的帽盖层帽盖掺杂剂材料。帽盖材料可以是如SiO2、氮化物、或以 上提到的氧化物/氮化物/氧化物(ONO)的三层结构或氮化物/氧化物(NO)的 两层结构等的合适的介质材料。帽盖密封了掺杂剂材料使掺杂剂保持在沟 槽内并/或防止在随后的工艺期间室被掺杂剂材料污染。之后通过适当的腐 蚀工艺(例如湿腐蚀)可以除去帽盖材料。

形成掩埋板之后，使用常规的DRAM处理技术可以完成DRAM单元 的其余部分包括沟槽式电容器内部件。之后所得的DRAM可以用于各种商 业和包括计算机的消费电子产品中。

图10A示出了根据本发明的一个实施例，形成DRAM单元的相关部分 包括掩埋板的相关步骤。在步骤902中，提供了形成沟槽式电容器适用的 衬底(例如硅晶片)。在步骤904中，使用任何适当的腐蚀工艺包括以上提到 的干腐蚀(例如RIE腐蚀)可以在衬底内腐蚀出沟槽。

在步骤906中，等离子体增强掺杂工艺用掩埋板掺杂剂(例如一个例子 中的砷)掺杂沟槽内表面。注意虽然等离子体增强掺杂工艺往往会掺杂整个 沟槽表面，但优选使用合适的保护性掩模保护不需要掺杂剂的沟槽区域。 当提供LOCOS氧化物轴环时，LOCOS氧化物轴环有利地起保护性结构的 作用，防止掩埋板掺杂剂扩散到与LOCOS氧化物轴环(例如，图6中的区 域605)相邻的衬底区域内。此后，可以使用附加的常规工艺步骤完成DRAM 单元的制造。

图10B示出了根据本发明的另一个实施例形成DRAM单元的相关部分 包括掩埋板的相关的步骤。在图10B中，步骤902、904和906基本上与 结合图8进行的步骤相同。然而，图10B中的工艺还包括在等离子体增强 掺杂步骤906之前形成LOCOS氧化物轴环(步骤905)。在等离子体增强掺 杂步骤906和掺杂剂被进一步驱入到衬底内的随后的掺杂剂驱入步骤(步骤 907)期间，所述LOCOS氧化物轴环将存在。在这两个步骤期间，如前所述， LOCOS氧化物轴环有利地起“掩模”的作用使等离子体增强掺杂剂工艺和 掺杂剂扩散工艺基本上自对准。要起到所述作用，LOCOS氧化物轴环优选 足够厚以在等离子体增强掺杂和/或掺杂剂驱入步骤期间始终防止掺杂剂渗 透LOCOS氧化物轴环。在所述步骤907中，可以使用以上提到的高温工艺 将掺杂剂驱入到衬底内形成掩埋板。此后，可以使用附加的常规工艺步骤 完成DRAM单元的制造。

例1：等离子体浸没离子注入(PIII)

在一个例子中，其上有硬掩模(SiO2/氮化物)的8英寸晶片放置在Eaton PIII系统中。通过感性耦合的等离子体源(在MHz范围内)产生AsH3或PH3等离子体。然而，可以预料可以使用适合于形成掩埋板的任何Si技术掺杂 剂。

室内的压力约5mTorr。然而，可以预料在所述或另一PIII系统中压力 可以在约1mTorr到约500mTorr的范围内，优选由约1mTorr到约20mTorr 的范围。掺杂剂能量在约1keV。然而，可以预料在所述或另一PIII系统中 掺杂能量可以在约0.1keV到约30keV的范围内，优选从约0.1keV到约 10keV的范围。

根据室的尺寸和设计，流动足量的掩埋板掺杂剂源气体以将压力保持 在以上讨论的范围。如果需要可以使用适当的控制气体如H2或He以减少 离子流量密度(例如约10％到约50％的掺杂剂源气体流)。

通常的剂量约1E19ions/cm3。然而，可以预料剂量为约5E18ions/cm3到 约5E19ions/cm3的范围，在一些情况中优选从8E18ions/cm3到约2E19ions/cm3 的范围。通常的掺杂时间约60秒。然而，可以预料在所述或另一PIII系统 中掺杂时间从约10秒到约10分钟，优选由约50秒到约70秒。脉冲速率 约10kHz。然而，可以预料脉冲速率可以在约500Hz到约30kHz的范围， 在一些情况中优选从约1kHz到约5kHz的范围内。在一个例子中磁场约40 高斯。

例2：等离子体掺杂(PLAD)

在一个例子中，其上有硬掩模(SiO2/氮化物)或光刻胶的8英寸晶片放置 在Varian PLAD系统(Gloucester MA)中。由于有效性和方便的原因，使用 BF3作为试验掺杂剂源气体。然而，可以预料可以使用适合于形成掩埋板的 任何Si技术掺杂剂(例如，砷、磷或类似物)。

室内的压力约＜10mTorr。然而，可以预料在所述或另一PLAD系统中 压力可以在约＜1mTorr到约500mTorr的范围内，优选由约＜1mTorr到约 10mTorr的范围。掺杂能量为约1keV。然而，可以预料在所述或另一PLAD 系统中掺杂能量从约0.1keV到约10keV的范围内，优选从约0.5keV到约 5keV的范围。

根据室的尺寸和设计，流动足够的掩埋板掺杂剂源气体以将压力保持 在以上讨论的范围。如果需要可以使用如H2或He等的适当的控制气体以 减少离子流量密度(例如约10％到约50％的掺杂剂源气体流)。

通常的剂量约1E19ions/cm3。然而，可以预料剂量为约5E18ions/cm3到 约5E19ions/cm3的范围，在一些情况中优选从8E18ions/cm3到约2E19ions/cm3 的范围。通常的掺杂时间约100秒。然而，可以预料在所述或另一PLAD 系统中掺杂时间从约10秒到约10分钟，优选由约80秒到约120秒。占空 比(即，对于给定的脉冲速率等离子体在晶片上的时间)约为1/20对于满脉冲 频率。在一个例子中，占空比约20％，脉冲频率在10kHz以下。

从上面可以知道，本发明有助于形成包括掩埋板的DRAM沟槽式电容 器，即使在窄沟槽(例如，0.25微米或以下的横截面的沟槽)并且即使在掩埋 板形成工艺(瓶颈形)之前形成LOCOS氧化物轴环。由于省略了现有技术的 含掺杂剂层的淀积步骤，本发明有利地消除了与例如现有技术中固有的随 着沟槽开口的夹断沟槽内的含掺杂剂层中形成空隙和/或掺杂剂不足量有关 的缺点。现已发现等离子体增强掺杂工艺可以适当最优化地在沟槽内表面 上均匀掺杂到沟槽的底部。由于很难准确地控制窄沟槽内的淀积，特别是 沟槽的底部，本发明对现有技术的淀积方向有显著的进步。可以预料本发 明特别适合用于现代高密度IC中沟槽式电容器的制造，即使沟槽为瓶颈形 (即，沟槽的开口比衬底内沟槽的横截面窄)。

此外，由于可以预先形成LOCOS氧化物轴环，因此本发明在等离子体 增强掺杂和掺杂剂扩散工艺期间有利地使用所述LOCOS氧化物轴环作为 “掩模”，由此使这些工艺基本上自对准。本领域的技术人员可以理解本发 明的DRAM沟槽式电容器形成技术节约的步骤以非平凡的方式缩短了制造 DRAM单元需要的时间和复杂性。

此外，由于现在预先形成LOCOS氧化物轴环，因此当形成LOCOS氧 化物轴环时，其上形成有LOCOS氧化物轴环的沟槽内表面仍然较光滑。因 此，可以形成较高质量的LOCOS氧化物轴环，有助于减缓掺杂剂材料渗透 到相邻的衬底区内。通过使氧化物轴环更抗掺杂剂渗透，氧化物轴环的厚 度可以制得更薄。要得到较薄的氧化物轴环(或在掩埋板掺杂剂掺杂之前根 本不需要氧化物轴环)，可以使用氮化物掺杂工艺将氮化物引入到氧化物轴 环区域内(在LOCOS之前或之后)。此外或附加地，氧化物轴环区域可以反 向掺杂(即，用掺杂剂预先掺杂使随后引入的掩埋板掺杂剂中性化)。在一个 例子中，在LOCOS之前可以使用如铟或硼(例如BF2)等的适当的p型掺杂 剂作为反向掺杂剂。适当的p型掺杂剂包括例如砷、锑或磷。

虽然根据几个示例性的实施例介绍了本发明，但修改、置换和等效都 落入本发明的范围内。例如虽然为了便于理解这里讨论了砷掺杂剂，但在 硅技术中使用的和适合于形成掩埋板的使用的任何掺杂剂类型都可以使 用。因此权利要求书意在包括落入本发明的实质和范围内的所有这些修 改、置换和等效。