에칭 변동 감내 최적화{ETCH VARIATION TOLERANT OPTIMIZATION}

본 출원은 2014년 6월 25일에 출원된 미국 가출원 62/017,090의 이익을 주장하고, 이는 본 명세서에서 그 전문이 인용참조된다.

본 발명은 리소그래피 장치들 및 공정들에 관한 것으로, 특히 리소그래피 장치 또는 공정에서 사용되는 조명 소스 및/또는 패터닝 디바이스/디자인 레이아웃의 최적화를 위한 방법 또는 툴에 관한 것이다.

리소그래피 투영 장치는, 예를 들어 집적 회로(IC)의 제조 시에 사용될 수 있다. 이러한 경우, 패터닝 디바이스(예를 들어, 마스크)는 IC의 개별층에 대응하는 회로 패턴("디자인 레이아웃")을 포함하거나 제공할 수 있으며, 패터닝 디바이스 상의 회로 패턴을 통해 타겟부를 조사(irradiate)하는 것과 같은 방법들에 의해, 이 회로 패턴이 방사선-감응재("레지스트")층으로 코팅된 기판(예를 들어, 실리콘 웨이퍼) 상의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부 상으로 전사(transfer)될 수 있다. 일반적으로, 단일 기판은 리소그래피 투영 장치에 의해 회로 패턴이 한 번에 한 타겟부씩 연속적으로 전사되는 복수의 인접한 타겟부들을 포함한다. 일 형태의 리소그래피 투영 장치에서는 전체 패터닝 디바이스 상의 회로 패턴이 한 타겟부 상으로 한 번에 전사되며; 이러한 장치는 통상적으로 웨이퍼 스테퍼(wafer stepper)라 칭해진다. 통상적으로 스텝-앤드-스캔(step-and-scan) 장치라 칭해지는 대안적인 장치에서는 투영 빔이 주어진 기준 방향("스캐닝" 방향)으로 패터닝 디바이스에 걸쳐 스캐닝하는 한편, 동시에 이 기준 방향과 평행하게(같은 방향으로 평행하게) 또는 역-평행하게(반대 방향으로 평행하게) 기판이 이동된다. 패터닝 디바이스 상의 회로 패턴의 상이한 부분들이 점진적으로 한 타겟부에 전사된다. 일반적으로, 리소그래피 투영 장치가 배율 인자(Ｍ)(일반적으로 < 1)를 갖기 때문에, 기판이 이동되는 속력(F)은 투영 빔이 패터닝 디바이스를 스캐닝하는 속력의 인자(Ｍ) 배가 될 것이다. 본 명세서에 서술된 바와 같은 리소그래피 디바이스들에 관련된 더 많은 정보는, 예를 들어 본 명세서에서 인용참조되는 US 6,046,792로부터 얻을 수 있다.

패터닝 디바이스로부터 기판으로 회로 패턴을 전사하기에 앞서, 기판은 전처리(priming), 레지스트 코팅 및 소프트 베이크(soft bake)와 같은 다양한 과정들을 거칠 수 있다. 노광 이후, 기판은 노광-후 베이크(post-exposure bake: PEB), 현상, 하드 베이크(hard bake) 및 전사된 회로 패턴의 측정/검사와 같은 다른 과정들을 거칠 수 있다. 이러한 일련의 과정들은 디바이스, 예컨대 IC의 개별층을 구성하는 기초로서 사용된다. 그 후, 기판은 에칭, 이온-주입(도핑), 금속화(metallization), 산화, 화학-기계적 연마 등과 같은 다양한 공정들을 거칠 수 있으며, 이는 모두 디바이스의 개별층을 마무리하도록 의도된다. 디바이스에서 여러 층이 요구되는 경우, 각각의 층에 대해 전체 과정 또는 그 변형이 반복된다. 최후에는, 디바이스가 기판 상의 각 타겟부에 존재할 것이다. 그 후, 이 디바이스들은 다이싱(dicing) 또는 소잉(sawing)과 같은 기술에 의해 서로 분리되며, 개개의 디바이스들은 캐리어에 장착되고 핀에 연결되는 등의 단계를 거칠 수 있다.

유의되는 바와 같이, 마이크로리소그래피는 IC의 제조에 있어서 중심 단계이며, 이때 기판들 상에 형성된 패턴들은 마이크로프로세서, 메모리 칩 등과 같은 IC들의 기능 요소들을 정의한다. 또한, 유사한 리소그래피 기술들이 평판 디스플레이(flat panel display), MEMS(micro-electro mechanical systems) 및 다른 디바이스들의 형성에 사용된다.

본 명세서는 다음 항목들로 요약될 수 있다.

일 실시형태는 리소그래피 투영 장치를 이용하여 기판 상에 디자인 레이아웃의 부분을 이미징하고 에칭 공정에 의해 기판에 디자인 레이아웃의 이미징된 부분을 전사하는 리소그래피 공정을 개선하는 방법을 포함하고, 상기 방법은: 에칭 공정의 복수의 변동들 각각에 대해 리소그래피 공정의 적어도 하나의 평가 포인트(evaluation point)의 값을 결정하는 단계; 리소그래피 공정의 특성들인 복수의 디자인 변수들의 다변수 비용 함수를 연산(compute)하는 단계 -다변수 비용 함수는 적어도 하나의 평가 포인트의 결정된 값들로부터의 편차의 함수임- ; 및 종료 조건이 만족될 때까지 디자인 변수들을 조정함으로써 리소그래피 공정의 특성들을 재구성하는 단계를 포함한다.

상기 방법의 일 실시예에서, 편차는 디자인 변수들의 함수이다.

상기 방법의 일 실시예에서, 편차는 적어도 하나의 평가 포인트의 실제 또는 시뮬레이션된 값과 적어도 하나의 평가 포인트의 결정된 값 간의 차이의 함수이다.

상기 방법의 일 실시예에서, 평가 포인트는 레지스트 이미지 또는 에어리얼 이미지 또는 디자인 레이아웃 상의 지점, 도즈, 포커스, 스루풋, 공정 윈도우, 임계 치수, 레지스트 윤곽 거리(resist contour distance), 최악의 결함 크기, 및 최적의 포커스 시프트로부터 선택된다.

상기 방법의 일 실시예에서, 편차는 에지 배치 오차이다.

상기 방법의 일 실시예에서, 디자인 변수들 중 적어도 일부는 조명 소스, 디자인 레이아웃, 투영 광학기, 또는 이들의 조합의 특성들이다.

상기 방법의 일 실시예에서, 디자인 레이아웃의 부분은: 전체 디자인 레이아웃, 클립(clip), 임계 피처(critical feature)를 갖는 것으로 알려진 디자인 레이아웃의 섹션(section), 및/또는 패턴 선택 방법에 의해 임계 피처가 식별된 디자인 레이아웃의 섹션으로부터 선택되는 1 이상을 포함한다.

상기 방법의 일 실시예에서, 종료 조건은: 비용 함수의 최소화; 비용 함수의 최대화; 사전설정된 반복 횟수에 도달하는 것; 사전설정된 임계 값과 같거나 이를 넘는 비용 함수의 값에 도달하는 것; 연산 시간에 도달하는 것; 및/또는 허용가능한 오차 한계 내의 비용 함수의 값에 도달하는 것으로부터 선택되는 1 이상을 포함한다.

상기 방법의 일 실시예에서, 반복 재구성은 디자인 변수들 중 적어도 일부의 범위를 좌우하는 제약들과, 또는 제약들 없이 수행된다.

상기 방법의 일 실시예에서, 제약은: 튜닝(tuning) 범위, 패터닝 디바이스 제조가능성을 통제하는 규칙(rule governing patterning device manufacturability), 및/또는 디자인 변수들 간의 상호의존성으로부터 선택되는 1 이상을 포함한다.

상기 방법의 일 실시예에서, 적어도 하나의 평가 포인트의 값을 결정하는 단계는 디자인 레이아웃의 부분에서의 패턴의 편향(bias)을 결정하는 단계를 포함한다.

상기 방법의 일 실시예에서, 디자인 레이아웃은 어시스트 피처(assist feature)를 포함하고, 어시스트 피처는 SRAF(Sub Resolution Assist Feature) 및/또는 PRAF(Printable Resolution Assist Feature)를 포함한다.

또 다른 실시형태는 리소그래피 투영 장치를 이용하여 기판 상에 디자인 레이아웃의 부분을 이미징하고 에칭 공정에 의해 기판에 디자인 레이아웃의 이미징된 부분을 전사하는 리소그래피 공정을 개선하는 컴퓨터-구현된 방법을 포함하고, 상기 방법은: 에칭 공정의 복수의 변동들 각각에 대해 리소그래피 공정의 적어도 하나의 평가 포인트의 값을 결정하는 단계; 리소그래피 공정의 특성들인 복수의 디자인 변수들의 다변수 비용 함수를 연산하는 단계 -다변수 비용 함수는 적어도 하나의 평가 포인트의 결정된 값들로부터의 편차의 함수이고, 복수의 디자인 변수들은 적어도 하나의 평가 포인트를 포함함- ; 및 종료 조건이 만족될 때까지 디자인 변수들을 조정함으로써 리소그래피 공정의 특성들을 재구성하는 단계를 포함한다.

컴퓨터-구현된 방법의 일 실시예에서, 평가 포인트는 레지스트 이미지 또는 에어리얼 이미지 또는 디자인 레이아웃 상의 지점, 도즈, 포커스, 스루풋, 공정 윈도우, 임계 치수, 레지스트 윤곽 거리, 최악의 결함 크기, 및 최적의 포커스 시프트로부터 선택된다.

컴퓨터-구현된 방법의 일 실시예에서, 디자인 변수들 중 적어도 일부는 조명 소스, 디자인 레이아웃, 투영 광학기, 또는 이들의 조합의 특성들이다.

컴퓨터-구현된 방법의 일 실시예에서, 디자인 레이아웃의 부분은: 전체 디자인 레이아웃, 클립, 임계 피처를 갖는 것으로 알려진 디자인 레이아웃의 섹션, 및/또는 패턴 선택 방법에 의해 임계 피처가 식별된 디자인 레이아웃의 섹션으로부터 선택되는 1 이상을 포함한다.

컴퓨터-구현된 방법의 일 실시예에서, 종료 조건은: 비용 함수의 최소화; 비용 함수의 최대화; 사전설정된 반복 횟수에 도달하는 것; 사전설정된 임계 값과 같거나 이를 넘는 비용 함수의 값에 도달하는 것; 연산 시간에 도달하는 것; 및/또는 허용가능한 오차 한계 내의 비용 함수의 값에 도달하는 것으로부터 선택되는 1 이상을 포함한다.

컴퓨터-구현된 방법의 일 실시예에서, 반복 재구성은 디자인 변수들 중 적어도 일부의 범위를 좌우하는 제약들과, 또는 제약들 없이 수행된다.

컴퓨터-구현된 방법의 일 실시예에서, 제약은: 튜닝 범위, 패터닝 디바이스 제조가능성을 통제하는 규칙, 및/또는 디자인 변수들 간의 상호의존성으로부터 선택되는 1 이상을 포함한다.

컴퓨터-구현된 방법의 일 실시예에서, 적어도 하나의 평가 포인트의 값을 결정하는 단계는 디자인 레이아웃의 부분에서의 패턴의 편향을 결정하는 단계를 포함한다.

컴퓨터-구현된 방법의 일 실시예에서, 디자인 레이아웃은 어시스트 피처를 포함하고, 어시스트 피처는 SRAF(Sub Resolution Assist Feature) 및/또는 PRAF(Printable Resolution Assist Feature)를 포함한다.

또 다른 실시형태는 명령어들이 기록된 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품을 포함하고, 명령어들은 컴퓨터에 의해 실행되는 경우에 앞선 실시예들 중 어느 하나의 방법을 구현한다.

첨부된 도면들과 관련하여 특정 실시예들의 다음 설명을 검토함으로써, 앞선 실시형태와 특징들, 및 다른 실시형태와 특징들이 당업자에게 분명해질 것이다:
도 1은 일 실시예에 따른 리소그래피 시스템의 다양한 서브시스템들의 블록 다이어그램;
도 2는 도 1의 서브시스템들에 대응하는 시뮬레이션 모델들의 블록 다이어그램;
도 3은 리소그래피 투영 장치를 최적화하는 일반적인 방법의 흐름도;
도 4는 모든 디자인 변수들의 최적화가 교대로(alternately) 실행되는 리소그래피 투영 장치를 최적화하는 방법의 흐름도;
도 5는 비용 함수가 최소화되는 최적화의 한 방법을 나타내는 도면;
도 6은 에칭 모델을 이용하여 레지스트 이미지로부터 에칭된 이미지를 시뮬레이션하는 단계를 포함하는 시뮬레이션 모델들의 블록 다이어그램;
도 7은 에칭 공정의 변동들에 대해 조정된 평가 포인트(evaluation point)들의 편차들의 함수인 비용 함수를 나타내는 도면;
도 8은 도 7의 비용 함수의 일 예시를 나타내는 도면;
도 9a는 일 실시예에 따른 방법을 나타내는 도면;
도 9b는 일 실시예에 따른 방법을 나타내는 도면;
도 10은 실시예들이 구현될 수 있는 예시적인 컴퓨터 시스템의 블록 다이어그램; 및
도 11은 실시예들이 적용가능한 리소그래피 투영 장치의 개략적인 다이어그램이다.

이제 도면들을 참조하여 실시예들이 상세히 설명될 것이며, 이는 당업자가 실시예들을 실행할 수 있도록 예시들로서 제공된다. 아래에서 도면 및 예시들은 본 발명의 범위를 단일 실시예에 제한하도록 의도되지 않으며, 설명되거나 예시된 요소들 중 일부 또는 모두의 상호교환에 의해 다른 실시예들이 가능하다는 것을 유의한다. 편리하다면 언제나, 동일한 참조 번호들은 도면 전체에서 동일하거나 같은 부분들을 칭하도록 사용될 것이다. 이 실시예들의 소정 요소들이 알려진 구성요소들을 이용하여 부분적으로 또는 전체적으로 구현될 수 있는 경우, 이러한 알려진 구성요소들 중 실시예들을 이해하는 데 필요한 부분들만이 설명될 것이며, 이러한 알려진 구성요소들의 다른 부분들의 세부 설명은 실시예들의 설명을 애매하게 하지 않도록 생략될 것이다. 본 명세서에서, 단수의 구성요소를 나타내는 실시예는 제한하는 것으로 간주되어서는 안 된다; 오히려, 본 발명의 범위는 본 명세서에서 달리 명확히 설명되지 않는 한 복수의 동일한 구성요소를 포함한 다른 실시예들을 포함하도록 의도되며, 그 역도 가능하다. 또한, 출원인은 이러한 것으로서 명확히 설명되지 않은 경우에 명세서 또는 청구항들에서의 여하한의 용어가 두드러지거나 특수한 의미로 여겨지도록 의도하지 않는다. 또한, 본 발명의 범위는 예시의 방식으로 본 명세서에 언급된 구성요소들의 현재 알려진 등가물 및 미래에 알려질 등가물을 포함한다.

반도체 제조 공정이 계속해서 진보함에 따라, 통상적으로 "무어의 법칙"이라 칭하는 추세를 따라 기능 요소들의 치수들이 계속 감소되는 한편, 디바이스당 트랜지스터와 같은 기능 요소들의 양은 수십 년에 걸쳐 꾸준히 증가하였다. 현 기술 수준에서, 디바이스들의 층들은 심(deep)-자외선 조명 소스로부터의 조명을 이용하여 기판 상에 디자인 레이아웃을 투영하는 리소그래피 투영 장치들을 이용하여 제조되어, 100 nm보다 훨씬 낮은 치수들, 즉 조명 소스(예를 들어, 193 nm 조명 소스)로부터의 방사선의 파장의 절반보다 작은 치수들을 갖는 개별적인 기능 요소들을 생성한다.

리소그래피 투영 장치의 전형적인 분해능 한계보다 작은 치수들을 갖는 피처들이 프린트되는 이 공정은 통상적으로 분해능 공식 CD = k ₁ ×λ/NA에 따른 저(low)-k ₁ 리소그래피로서 알려져 있으며, 이때 λ는 채택된 방사선의 파장(통상적으로, 대부분의 경우 248 nm 또는 193 nm)이고, NA는 리소그래피 투영 장치 내의 투영 광학기의 개구수(numerical aperture)이며, CD는 "임계 치수" -일반적으로, 프린트되는 최소 피처 크기- 이고, k ₁ 은 실험적인 분해능 인자이다. 일반적으로, k ₁ 이 작을수록, 특정한 전기적 기능 및 성능을 달성하기 위하여 회로 설계자에 의해 계획된 형상 및 치수들과 비슷한 패턴을 기판 상에 재현하기가 더 어려워진다. 이 어려움을 극복하기 위해, 정교한 미세조정 단계들이 리소그래피 투영 장치 및/또는 디자인 레이아웃에 적용된다. 이들은, 예를 들어 NA 및 광 간섭성(optical coherence) 세팅들의 최적화, 맞춤 조명 방식(customized illumination schemes), 위상 시프팅 패터닝 디바이스들의 사용, 디자인 레이아웃에서의 광 근접성 보정(optical proximity correction: OPC, 때로는 "광학 및 공정 보정"이라고도 칭함), 또는 일반적으로 "분해능 향상 기술들"(resolution enhancement techniques: RET)로서 정의된 다른 방법들을 포함하며, 이에 제한되지는 않는다. 본 명세서에서 사용되는 바와 같은 "투영 광학기"라는 용어는, 예를 들어 굴절 광학기, 반사 광학기, 어퍼처 및 카타디옵트릭(catadioptric) 광학기를 포함하는 다양한 타입의 광학 시스템들을 포괄하는 것으로서 폭넓게 해석되어야 한다. 또한, "투영 광학기"라는 용어는 집합적으로 또는 개별적으로 방사선 투영 빔을 지향, 성형 또는 제어하기 위해 이 디자인 타입들 중 어느 하나에 따라 작동하는 구성요소들을 포함할 수 있다. "투영 광학기"라는 용어는, 광학 구성요소가 리소그래피 투영 장치의 광학 경로 상의 어디에 위치되든지, 리소그래피 투영 장치 내의 여하한의 광학 구성요소를 포함할 수 있다. 투영 광학기는 방사선이 패터닝 디바이스를 지나가기 전에 소스로부터의 방사선을 성형, 조정 및/또는 투영하는 광학 구성요소들, 및/또는 방사선이 패터닝 디바이스를 지나간 후에 방사선을 성형, 조정 및/또는 투영하는 광학 구성요소들을 포함할 수 있다. 투영 광학기는 일반적으로 소스 및 패터닝 디바이스를 배제한다.

일 예시로서, OPC는 기판 상에 투영된 디자인 레이아웃의 이미지의 최종 크기 및 배치가 단순히 패터닝 디바이스 상의 디자인 레이아웃의 크기 및 배치에만 의존하거나 이와 동일하지 않을 것이라는 사실을 설명한다. "마스크", "레티클", "패터닝 디바이스"라는 용어들은 본 명세서에서 교환가능하게 이용된다는 것을 유의한다. 또한, 리소그래피 시뮬레이션/최적화에서는 물리적 패터닝 디바이스가 반드시 사용되는 것이 아니라 디자인 레이아웃이 물리적 패터닝 디바이스를 나타내도록 사용될 수 있기 때문에, 당업자라면 특히 리소그래피 시뮬레이션/최적화와 관련하여 "마스크", "패터닝 디바이스" 및 "디자인 레이아웃"이라는 용어가 교환가능하게 이용될 수 있다는 것을 알 것이다. 일부 디자인 레이아웃에 존재하는 작은 피처 크기들 및 높은 피처 밀도들에 대해, 주어진 피처의 특정 에지의 위치는 다른 인접한 피처들의 존재나 부재에 의해 어느 정도 영향을 받을 것이다. 이 근접 효과들은 한 피처에서 다른 피처로 커플링(couple)된 미세한 양의 방사선, 및/또는 회절 및 간섭과 같은 비-기하학적 광학 효과들로부터 일어난다. 이와 유사하게, 근접 효과들은 일반적으로 리소그래피에 따라오는 노광-후 베이크(PEB), 레지스트 현상, 및 에칭 시의 확산 및 다른 화학적 영향들로부터 일어날 수 있다.

디자인 레이아웃의 투영 이미지가 주어진 타겟 회로 디자인의 요건들에 부합될 것을 보장하기 위해, 정교한 수치 모델들, 디자인 레이아웃의 보정들 또는 전치-왜곡(pre-distortion)들을 이용하여 근접 효과들이 예측되고 보상될 필요가 있다. 논문 "Full-Chip Lithography Simulation and Design Analysis - How OPC Is Changing IC Design"(C. Spence, Proc. SPIE, Vol.5751, pp 1-14, 2005)은 통상적인 "모델-기반" 광 근접성 보정 공정들의 개요를 제공한다. 전형적인 고성능(high-end) 디자인에서는, 타겟 디자인에 대한 투영 이미지의 고 충실도(high fidelity)를 달성하기 위해 디자인 레이아웃의 거의 모든 피처가 약간 수정된다. 이 수정들은 라인 폭 또는 에지 위치의 시프팅 또는 편향(biasing), 및 다른 피처들의 투영을 돕도록 의도되는 "어시스트" 피처들의 적용을 포함할 수 있다.

타겟 디자인에 대한 모델-기반 OPC의 적용은, 칩 디자인에 전형적으로 존재하는 수백만의 피처들을 감안하면 상당한 연산 리소스(computational resource)들 및 우수한 공정 모델들을 수반한다. 하지만, OPC를 적용하는 것은 일반적으로 정밀 과학이 아니라, 모든 가능한 근접 효과를 항상 보상하지는 않는 실험적인 반복 공정이다. 그러므로, 패터닝 디바이스 패턴으로 형성되는 디자인 결함들의 가능성을 최소화하기 위해, OPC의 효과, 예를 들어 OPC 및 여하한의 다른 RET의 적용 후 디자인 레이아웃들이 디자인 검사, 즉 캘리브레이션된 수치 공정 모델들을 이용한 집약적인 풀-칩 시뮬레이션(intensive full-chip simulation)에 의해 검증되어야 한다. 이는 고성능 패터닝 디바이스들을 제작하는 막대한 비용 -이는 수백만 달러 범위에서 운영됨- 에 의해, 그리고 일단 제조되면 실제 패터닝 디바이스들을 재가공하거나 수리하는 데 소요되는 시간에 대한 영향에 의해 좌우된다.

OPC 및 풀-칩 RET 검증은 둘 다, 예를 들어 미국 특허 출원 제 10/815,573호 및 "Optimized Hardware and Software For Fast, Full Chip Simulation"(Y. Cao 외, Proc. SPIE, Vol.5754, 405, 2005)이라는 제목의 논문에서 설명되는 수치 모델링 시스템들 및 방법들에 기초할 수 있다.

일(one) RET는 디자인 레이아웃의 전역적 편향의 조정과 관련된다. 전역적 편향은 기판 상에 프린트되도록 의도된 패턴들과 디자인 레이아웃의 패턴들 간의 차이이다. 예를 들어, 25 nm 직경의 원형 패턴이 디자인 레이아웃의 50 nm 직경 패턴에 의해 또는 디자인 레이아웃의 20 nm 직경 패턴에 의해 하지만 높은 도즈로 기판 상에 프린트될 수 있다.

디자인 레이아웃들 또는 패터닝 디바이스들에 대한 최적화(예를 들어, OPC)에 더하여, 전체 리소그래피 충실도를 개선하려는 노력으로, 패터닝 디바이스 최적화와 함께 또는 개별적으로, 조명 소스도 최적화될 수 있다. "조명 소스" 및 "소스"라는 용어들은 본 명세서에서 교환가능하게 사용된다. 1990 년대 이래로, 환형, 쿼드러폴(quadrupole) 및 다이폴(dipole)과 같은 많은 오프-액시스(off-axis) 조명 소스들이 도입되고, OPC 디자인에 대해 더 많은 자유를 제공하였으며, 이로 인해 이미징 결과들이 개선되었다. 알려져 있는 바와 같이, 오프-액시스 조명은 패터닝 디바이스에 포함된 미세 구조체들(즉, 타겟 피처들)을 분해하는 증명된 방식이다. 하지만, 종래의 조명 소스에 비해, 오프-액시스 조명 소스는 통상적으로 에어리얼 이미지(AI)에 대해 더 적은 방사선 세기를 제공한다. 따라서, 더 미세한 분해능과 감소된 방사선 세기 간의 최적 밸런스를 달성하도록 조명 소스를 최적화하려는 시도가 바람직해진다.

무수한 조명 소스 최적화 접근법들은, 예를 들어 Rosenbluth 외의 논문 "Optimum Mask and Source Patterns to Print A Given Shape"(Journal of Microlithography, Microfabrication, Microsystems 1(1), pp.13-20, 2002)에서 찾아볼 수 있다. 소스는 수 개의 구역들로 분할되고, 이 각각은 퓨필 스펙트럼의 소정 구역에 대응한다. 이때, 소스 분포는 각 소스 구역에서 균일하다고 가정되며, 각 구역의 휘도는 공정 윈도우에 대해 최적화된다. 하지만, 각 소스 구역에서 소스 분포가 균일하다는 이러한 가정이 항상 유효하지는 않으며, 결과로서 이 접근법의 유효성이 불리해진다. Granik의 논문 "Source Optimization for Image Fidelity and Throughput"(Journal of Microlithography, Microfabrication, Microsystems 3(4), pp.509-522, 2004)에서 설명된 또 다른 예시에서, 몇몇 기존 소스 최적화 접근법들의 개요가 제공되고, 소스 최적화 문제를 일련의 비-음수 최소 제곱 최적화(non-negative least square optimization)들로 전환하는 일루미네이터 픽셀들에 기초한 방법이 제안된다. 이 방법들은 몇몇 성공들을 증명하였지만, 이들은 전형적으로 수렴을 위해 다수의 복잡한 반복들을 요구한다. 또한, Granik의 방법에서의 γ와 같은, 소스의 평활도(smoothness) 요건과 기판 이미지 충실도를 위한 소스의 최적화 간의 균형(trade-off)을 좌우하는 몇몇 여분의 파라미터들에 대해 적절한/최적 값들을 결정하는 것이 어려울 수 있다.

저 k ₁ 포토리소그래피에 대해, 소스 및 패터닝 디바이스 둘의 최적화는 임계 회로 패턴들의 투영을 위한 실행가능한 공정 윈도우를 보장하는 데 유용하다. 몇몇 알고리즘들(예를 들어, Socha 외, Proc. SPIE vol.5853, 2005, p.180)이 공간 주파수 도메인에서 조명을 독립적인 소스 포인트들로, 그리고 마스크를 회절 차수들로 분할(discretize)하고, 소스 포인트 세기들 및 패터닝 디바이스 회절 차수들로부터의 광학 이미징 모델들에 의해 예측될 수 있는 노출 관용도(exposure latitude)와 같은 공정 윈도우 메트릭에 기초하여 개별적으로 비용 함수(이는 선택된 디자인 변수들의 함수로서 정의됨)를 공식화한다. 본 명세서에서 사용되는 바와 같은 "디자인 변수"라는 용어는 리소그래피 투영 장치의 파라미터들, 예를 들어 리소그래피 투영 장치의 사용자가 조정할 수 있는 파라미터들의 세트를 포함한다. 소스, 패터닝 디바이스, 투영 광학기 및/또는 레지스트 특성들을 포함한 리소그래피 투영 공정의 여하한의 특성들이 최적화에서의 디자인 변수들 사이에 있을 수 있음을 이해하여야 한다. 비용 함수는 흔히 디자인 변수들의 비-선형 함수이다. 이때, 비용 함수를 최소화하기 위해 표준 최적화 기술들이 사용된다.

관련적으로, 지속된 감소 디자인 규칙들(decreasing design rules)의 압박은 반도체 제조업자가 기존 193 nm ArF 리소그래피를 이용한 저 k ₁ 리소그래피 시대로 더 깊이 이동하게 하였다. 더 낮은 k ₁ 을 향한 리소그래피는 RET, 노광 툴들, 및 리소-친화적(litho-friendly) 디자인의 필요성에 대한 막대한 요구를 부여한다. 1.35 ArF 하이퍼 개구수(NA) 노광 툴들이 장차 사용될 수 있다. 운용가능한 공정 윈도우로 기판 상에 회로 디자인이 생성될 수 있을 것을 보장하도록 돕기 위해, (본 명세서에서, 소스-마스크 최적화 또는 SMO라고 칭하는) 소스-패터닝 디바이스 최적화가 2x nm 노드를 위한 중요한 RET가 되고 있다.

실행가능한 시간 내에 제약 없이 비용 함수를 이용하여 소스 및 패터닝 디바이스의 동시 최적화를 허용하는 소스 및 패터닝 디바이스(디자인 레이아웃) 최적화 방법 및 시스템이, 일반적으로 승인된 "Fast Freeform Source and Mask Co-Optimization Method"라는 제목의 WO2010/059954로 공개되고 2009년 11월 20일 출원된 국제 특허 출원 PCT/US2009/065359호에서 설명되며, 이는 본 명세서에서 그 전문이 인용참조된다.

소스의 픽셀들을 조정함으로써 소스를 최적화하는 것을 수반하는 또 다른 소스 및 패터닝 디바이스 최적화 방법 및 시스템이, 일반적으로 승인된 "Source-Mask Optimization in Lithographic Apparatus"라는 제목의 미국 특허 출원 공개공보 2010/0315614호로 공개되고 2010년 6월 10일 출원된 미국 특허 출원 제 12/813456호에서 설명되며, 이는 본 명세서에서 그 전문이 인용참조된다.

본 명세서에서는, IC의 제조에 있어서 실시예들의 특정 사용예에 대하여 언급되지만, 실시예들은 다수의 다른 가능한 적용예들을 갖는다는 것을 명확히 이해하여야 한다. 예를 들어, 이는 집적 광학 시스템, 자기 도메인 메모리용 안내 및 검출 패턴, 액정 디스플레이 패널, 박막 자기 헤드 등의 제조 시에 채택될 수 있다. 당업자라면, 이러한 대안적인 적용예와 관련하여, 본 명세서의 "레티클", "웨이퍼" 또는 "다이"라는 용어의 어떠한 사용도 각각 "마스크", "기판" 및 "타겟부"라는 좀 더 일반적인 용어와 교환가능한 것으로 간주되어야 한다는 것을 이해할 것이다.

본 명세서에서, "방사선" 및 "빔"이라는 용어는 (예를 들어, 365, 248, 193, 157 또는 126 nm의 파장을 갖는) 자외 방사선 및 EUV(예를 들어, 5 내지 20 nm 범위 내의 파장을 갖는 극자외 방사선)를 포함하는 모든 형태의 전자기 방사선을 포괄하는 데 사용된다.

본 명세서에서 사용되는 바와 같은 "최적화하는" 및 "최적화"라는 용어는 리소그래피의 결과들 및/또는 공정들이 기판 상의 디자인 레이아웃들의 더 정확한 투영, 더 큰 공정 윈도우 등과 같은 더 바람직한 특성들을 갖도록 리소그래피 투영 장치를 조정하는 것을 의미한다.

또한, 리소그래피 투영 장치는 2 이상의 기판 테이블(및/또는 2 이상의 패터닝 디바이스 테이블)을 갖는 형태로 구성될 수 있다. 이러한 "다수 스테이지" 디바이스에서는 추가 테이블들이 병행하여 사용될 수 있으며, 또는 1 이상의 테이블이 노광에 사용되고 있는 동안 1 이상의 다른 테이블에서는 준비 작업 단계들이 수행될 수 있다. 트윈 스테이지(twin stage) 리소그래피 투영 장치는, 예를 들어 본 명세서에서 인용참조되는 US 5,969,441에서 설명된다.

앞서 언급된 패터닝 디바이스는 디자인 레이아웃들을 포함한다. 디자인 레이아웃들은 CAD(computer-aided design) 프로그램들을 사용하여 생성될 수 있으며, 이 프로세스는 흔히 EDA(electronic design automation)라고 칭해진다. 대부분의 CAD 프로그램은 기능적인 디자인 레이아웃/패터닝 디바이스를 생성하기 위해 사전설정된 디자인 규칙들의 세트를 따른다. 이러한 규칙들은 처리 및 디자인 제한들에 의해 설정된다. 예를 들어, 디자인 규칙들은 회로 디바이스들 또는 라인들이 바람직하지 않은 방식으로 서로 상호작용하지 않을 것을 보장하기 위해, (게이트, 커패시터 등과 같은) 회로 디바이스들 또는 상호연결 라인들 사이의 간격 공차(space tolerance)를 정의한다. 디자인 규칙 제한들은 통상적으로 "임계 치수"(CD)라고도 칭해진다. 회로의 임계 치수는 라인 또는 홀의 최소폭, 또는 두 라인들 또는 두 홀들 간의 최소 간격으로서 정의될 수 있다. 따라서, CD는 디자인된 회로의 전체 크기 및 밀도를 결정한다. 집적 회로 제작의 목표들 중 하나는 원래 회로 디자인을 (패터닝 디바이스를 통해) 기판 상에 충실하게 재현(reproduce)하는 것이다.

본 명세서에서 채택된 패터닝 디바이스라는 용어는 기판의 타겟부에 생성될 패턴에 대응하여 입사하는 방사선 빔에 패터닝된 단면을 부여하는 데 사용될 수 있는 일반적인 패터닝 디바이스를 언급하는 것으로 폭넓게 해석될 수 있다; 또한, "광 밸브(light valve)"라는 용어가 이러한 맥락에서 사용될 수도 있다. 전형적인 마스크[투과형 또는 반사형; 바이너리(binary), 위상-시프팅, 하이브리드(hybrid) 등] 이외에, 여타의 이러한 패터닝 디바이스의 예시들로 다음을 포함한다:

- 프로그램가능한 거울 어레이. 이러한 디바이스의 일 예시는 점탄성 제어층 및 반사 표면을 갖는 매트릭스-어드레서블 표면(matrix-addressable surface)이다. 이러한 장치의 기본 원리는, (예를 들어) 반사 표면의 어드레싱된 영역들은 입사 방사선을 회절 방사선(diffracted radiation)으로서 반사시키는 반면, 어드레싱되지 않은 영역들은 입사 방사선을 비회절 방사선으로서 반사시킨다는 것이다. 적절한 필터를 사용하면, 반사된 빔 중에서 상기 비회절 방사선을 필터링하여 회절 방사선만이 남게 할 수 있다; 이러한 방식으로 매트릭스-어드레서블 표면의 어드레싱 패턴에 따라 빔이 패터닝되게 된다. 매트릭스 어드레싱은 적절한 전자 수단을 이용하여 수행될 수 있다. 이러한 거울 어레이들에 관한 더 많은 정보는, 예를 들어 미국 특허 제 5,296,891호 및 제 5,523,193호로부터 얻을 수 있으며, 이들은 본 명세서에서 인용참조된다.

- 프로그램가능한 LCD 어레이. 이러한 구성의 일 예시는 미국 특허 제 5,229,872호에서 주어지며, 이는 본 명세서에서 인용참조된다.

간략한 도입부로서, 도 1는 리소그래피 투영 장치(10)를 예시한다. 주요 구성요소들은 심-자외선 엑시머 레이저 소스 또는 극자외선(EUV) 소스를 포함한 다른 형태의 소스들일 수 있는 조명 소스(12); (시그마로서 표시된) 부분 간섭성(partial coherence)을 정의하고, 상기 소스(12)로부터의 방사선을 성형하는 광학기(14, 16a 및 16b)를 포함할 수 있는 조명 광학기; 패터닝 디바이스(예를 들어, 마스크 또는 레티클)(18); 및 기판 평면(22) 상에 패터닝 디바이스 패턴의 이미지를 투영하는 투과 광학기(16c)이다. 투영 광학기의 퓨필 평면에서의 조정가능한 필터 또는 어퍼처(aperture: 20)가 기판 평면(22) 상에 부딪히는 빔 각도들의 범위를 제한할 수 있으며, 이때 가능한 최대 각도는 투영 광학기의 개구수를 정의한다[NA = sin(Θ _max )].

시스템의 최적화 공정에서, 시스템의 성능 지수(figure of merit)가 비용 함수로서 표현될 수 있다. 최적화 공정은 비용 함수를 최소화하는 시스템의 파라미터들(디자인 변수들)의 세트를 발견하는 공정으로 압축된다. 비용 함수는 최적화의 목표에 따라 여하한의 적절한 형태를 가질 수 있다. 예를 들어, 비용 함수는 시스템의 소정 특성들의 의도된 값들(예를 들어, 이상적인 값들)에 대한 이러한 특성들(평가 포인트들)의 편차들의 가중 RMS(root mean square)일 수 있다; 또한, 비용 함수는 이 편차들의 최대값일 수도 있다. 본 명세서에서 "평가 포인트들"이라는 용어는 시스템의 여하한의 특성을 포함하는 것으로 폭넓게 해석되어야 한다. 시스템의 디자인 변수들은 시스템 구현의 실용성(practicality)들로 인해 상호의존적이고, 및/또는 유한한 범위로 한정될 수 있다. 리소그래피 투영 장치의 경우, 제약은 흔히 패터닝 디바이스 제조가능성 디자인 규칙들, 및/또는 튜닝가능한 범위들과 같은 하드웨어의 물리적 속성들 및 특성들과 관련되며, 평가 포인트들은 기판 상의 레지스트 이미지에 대한 물리적 지점, 및 도즈 및 포커스와 같은 비-물리적 특성들을 포함할 수 있다.

리소그래피 투영 장치에서, 소스는 조명(즉, 방사선)을 제공하고; 투영 광학기는 패터닝 디바이스를 통해 기판 상으로 상기 조명을 지향하고 성형한다. "투영 광학기"라는 용어는, 본 명세서에서 방사선 빔의 파면을 변경할 수 있는 여하한의 광학 구성요소를 포함하는 것으로 폭넓게 정의된다. 예를 들어, 투영 광학기는 구성요소들(14, 16a, 16b 및 16c) 중 적어도 일부를 포함할 수 있다. 에어리얼 이미지(AI)는 기판 상에서의 방사선 세기 분포이다. 기판 상의 레지스트 층이 노광되고, 그 안에 잠재적인 "레지스트 이미지"(RI)로서 에어리얼 이미지가 레지스트 층으로 전사된다. 레지스트 이미지(RI)는 레지스트 층에서 레지스트의 가용성의 공간 분포로서 정의될 수 있다. 에어리얼 이미지로부터 레지스트 이미지를 계산하기 위해 레지스트 모델이 사용될 수 있으며, 이 예시는 일반적으로 승인된 미국 특허 출원 일련번호 12/315,849에서 찾아볼 수 있고, 이는 본 명세서에서 그 전문이 인용참조된다. 레지스트 모델은 레지스트 층의 속성들(예를 들어, 노광, PEB 및 현상 시 일어나는 화학 공정들의 효과들)에만 관련된다. 리소그래피 투영 장치의 광학적 속성들(예를 들어, 소스, 패터닝 디바이스 및 투영 광학기의 속성들)은 에어리얼 이미지를 결정한다. 리소그래피 투영 장치에서 사용되는 패터닝 디바이스는 바뀔 수 있기 때문에, 패터닝 디바이스의 광학적 속성들을 적어도 소스 및 투영 광학기를 포함한 리소그래피 투영 장치의 나머지의 광학적 속성들과 분리하여 생각하는 것이 바람직하다.

리소그래피 투영 장치에서 리소그래피를 시뮬레이션하는 흐름도가 도 2에 예시된다. 소스 모델(31)이 소스의 광학적 특성들(방사선 세기 분포 및/또는 위상 분포를 포함함)을 나타낸다. 투영 광학기 모델(32)이 투영 광학기의 광학적 특성들(투영 광학기에 의해 야기된 방사선 세기 분포 및/또는 위상 분포에 대한 변화들을 포함함)을 나타낸다. 투영 광학기 모델(32)은 다양한 인자들, 예를 들어 투영 광학기의 구성요소들의 가열, 투영 광학기의 구성요소들의 기계적 연결들에 의해 야기된 응력에 의해 야기되는 수차를 포함할 수 있다. 소스 모델(31) 및 투영 광학기 모델(32)은 TCC(transmission cross coefficient) 모델로 조합될 수 있다. 디자인 레이아웃 모델(33)이 패터닝 디바이스의 피처들의 일 구성을 나타내는 디자인 레이아웃의 광학적 특성들(주어진 디자인 레이아웃에 의해 야기된 방사선 세기 분포 및/또는 위상 분포에 대한 변화들을 포함함)을 나타낸다. 소스 모델(31), 투영 광학기 모델(32) 및 디자인 레이아웃 모델(33)로부터 에어리얼 이미지(36)가 시뮬레이션될 수 있다. 레지스트 모델(37)을 이용하여 에어리얼 이미지(36)로부터 레지스트 이미지(38)가 시뮬레이션될 수 있다. 리소그래피의 시뮬레이션은, 예를 들어 레지스트 이미지 내의 윤곽들 및 CD들을 예측할 수 있다.

더 명확하게는, 소스 모델(31)은 NA-시그마(σ) 세팅들 및 여하한의 특정 조명 소스 형상(예를 들어, 환형, 쿼드러폴 및 다이폴 등과 같은 오프-액시스 방사선 소스들)을 포함하는 소스의 광학적 특성들을 나타낼 수 있으며, 이에 제한되지는 않음을 유의한다. 투영 광학기 모델(32)은 수차, 왜곡, 굴절률, 물리적 크기, 물리적 치수, 흡수 등을 포함하는 투영 광학기의 광학적 특성들을 나타낼 수 있다. 또한, 디자인 레이아웃 모델(33)은, 예를 들어 본 명세서에서 그 전문이 인용참조되는 미국 특허 제 7,587,704호에서 설명되는 바와 같은 물리적 패터닝 디바이스의 물리적 특성들을 나타낼 수 있다. 시뮬레이션의 목적은, 예를 들어 이후 의도된 디자인과 비교될 수 있는 에지 배치들 및 CD들을 정확히 예측하는 것이다. 의도된 디자인은 일반적으로 전-OPC 디자인 레이아웃으로서 정의되며, 이는 GDSII 또는 OASIS와 같은 표준화된 디지털 파일 포맷 또는 다른 파일 포맷으로 제공될 수 있다.

이 디자인 레이아웃으로부터, 1 이상의 부분들이 식별될 수 있으며, 이는 "클립"이라고 칭해진다. 특정 실시예에서, 클립들의 일 세트가 추출되고, 이는 디자인 레이아웃 내의 복잡한 패턴들을 나타낸다(전형적으로, 약 50 내지 1000 개의 클립들이 사용되지만, 여하한 수의 클립들이 사용될 수 있음). 당업자라면 이해하는 바와 같이, 이 패턴들 또는 클립들은 디자인의 작은 부분들(즉, 회로들, 셀들 또는 패턴들)을 나타내며, 특히 클립들은 특정 주의 및/또는 검증이 요구되는 작은 부분들을 나타낸다. 다시 말하면, 클립들은 경험에 의해(고객에 의해 제공된 클립들을 포함함), 시행착오(trial and error)에 의해, 또는 풀-칩 시뮬레이션 실행에 의해 임계 피처들이 식별되는 디자인 레이아웃의 부분들일 수 있거나, 또는 디자인 레이아웃의 부분들과 유사할 수 있거나, 또는 상기 디자인 레이아웃의 부분들과 유사한 동작을 가질 수 있다. 클립들은 통상적으로 1 이상의 테스트 패턴들 또는 게이지 패턴(gauge pattern)들을 포함한다.

클립들의 더 큰 초기 세트는 특정 이미지 최적화를 필요로 하는 디자인 레이아웃 내의 알려진 임계 피처 영역들에 기초하여 고객에 의해 선험적으로(a priori) 제공될 수 있다. 대안적으로, 또 다른 실시예에서 클립들의 더 큰 초기 세트는 임계 피처 영역들을 식별하는 어떤 종류의 자동화[예를 들어, 머신 비전(machine vision)] 또는 수동 알고리즘을 이용함으로써 전체 디자인 레이아웃으로부터 추출될 수 있다.

최적화 방법들의 예시들은, 예를 들어 2010년 10월 28일 출원된 미국 특허 출원 일련번호 12/914,946에서 찾아볼 수 있으며, 이는 본 명세서에서 그 전문이 인용참조된다.

1 이상의 실시예들에서, 최적화는 다음과 같은 비용 함수를 이용하여 수행될 수 있다:

이때, (z ₁ ,z ₂ ,…,z _N )는 N 개의 디자인 변수들 또는 그 값들이고; f _p (z ₁ ,z ₂ ,…,z _N )는 (z ₁ ,z ₂ ,…,z _N )의 디자인 변수들의 값들의 일 세트에 대한 p-번째 평가 포인트에서의 특성의 실제 값과 의도된 값 간의 차이의 함수일 수 있다. w _p 는 p-번째 평가 포인트에 할당된 가중치 상수이다. 다른 것들보다 더 임계적인 평가 포인트 또는 패턴에 더 높은 w _p 값이 할당될 수 있다. 발생 수가 더 큰 패턴들 및/또는 평가 포인트들에도 더 높은 w _p 값이 할당될 수 있다. 평가 포인트들의 예시들은 웨이퍼 상의 여하한의 물리적 지점 또는 패턴, 또는 디자인 레이아웃 또는 레지스트 이미지 또는 에어리얼 이미지 상의 여하한의 지점일 수 있다.

비용 함수는 리소그래피 투영 장치 또는 기판의 여하한의 적절한 특성들, 예를 들어 포커스, CD, 이미지 시프트, 이미지 왜곡, 이미지 회전 등을 나타낼 수 있다. 예를 들어, 비용 함수는 다음 리소그래피 메트릭들: 즉, 에지 배치 오차, 임계 치수, 레지스트 윤곽 거리, 최악의 결함 크기, 확률적 영향(stochastic effect), 패터닝 디바이스의 3-차원 효과, 레지스트의 3-차원 효과, 최적 포커스 시프트, 퓨필 충진율(pupil fill factor), 노광 시간, 및 스루풋 중 1 이상의 함수일 수 있다. 흔히 기판 상의 회로 패턴을 좌우하는 것이 레지스트 이미지이기 때문에, 비용 함수는 흔히 레지스트 이미지의 몇몇 특성들을 나타내는 함수들을 포함한다. 예를 들어, 이러한 평가 포인트의 f _p (z ₁ ,z ₂ ,…,z _N )는 단순히 레지스트 이미지 내의 지점과 그 지점의 의도된 위치 간의 거리[즉, 에지 배치 오차 EPE _p (z ₁ ,z ₂ ,…,z _N )]일 수 있다. 디자인 변수들은 소스, 패터닝 디바이스, 투영 광학기, 도즈, 포커스 등의 조정가능한 파라미터들과 같은 여하한의 조정가능한 파라미터들일 수 있다. 투영 광학기는 집합적으로 "파면 머니퓰레이터(wavefront manipulator)"라 하는 구성요소들을 포함할 수 있으며, 이는 조사 빔의 위상 시프트 및/또는 세기 분포 및 파면의 형상들을 조정하는 데 사용될 수 있다. 투영 광학기는 패터닝 디바이스 전, 퓨필 평면 부근, 이미지 평면 부근, 초점면 부근과 같은 리소그래피 투영 장치의 광학 경로를 따르는 여하한의 위치에서 파면 및 세기 분포를 조정할 수 있다. 투영 광학기는, 예를 들어 소스, 패터닝 디바이스, 리소그래피 투영 장치 내의 온도 변동, 및/또는 리소그래피 투영 장치의 구성요소들의 열팽창에 의해 야기된 파면 및 세기 분포의 소정 왜곡들을 보정 또는 보상하는 데 사용될 수 있다. 파면 및 세기 분포를 조정하는 것이 비용 함수 및 평가 포인트들의 값들을 변화시킬 수 있다. 이러한 변화들은 모델로부터 시뮬레이션되거나, 또는 실제로 측정될 수 있다.

f _p (z ₁ ,z ₂ ,…,z _N )의 통상적인 가중 RMS는

_p (z

₁ ,z

₂ ,…,z

_N )의 가중 RMS를 최소화하는 것이 수학식 1에 정의된 비용 함수 를 최소화하는 것과 균등하다는 것을 유의하여야 한다. 따라서, f

_p (z

₁ ,z

₂ ,…,z

_N )의 가중 RMS 및 수학식 1은 본 명세서에서 표기의 간명함을 위해 교환가능하게 이용될 수 있다.

또한, PW(공정 윈도우)가 최대화되는 경우, 상이한 PW 조건들로부터의 동일한 물리적 위치를 수학식 1의 비용 함수에서의 상이한 평가 포인트들로 간주할 수 있다. 예를 들어, N 개의 PW 조건들이 고려되는 경우, 평가 포인트들은 그들의 PW 조건들에 따라 분류될 수 있으며, 비용 함수들은 다음과 같이 기록될 수 있다:

(수학식 1')

이때, f _pu (z ₁ ,z ₂ ,…,z _N )는 u-번째 PW 조건(u=1,…,U) 하의 (z ₁ ,z ₂ ,…,z _N )의 디자인 변수들의 값들의 일 세트에 대한 p _i -번째 평가 포인트의 실제 값과 의도된 값 간의 차이의 함수이다. 이 차이가 에지 배치 오차(EPE)인 경우, 앞선 비용 함수를 최소화하는 것은 다양한 PW 조건들 하의 에지 시프트를 최소화하는 것과 균등하며, 이에 따라 이는 PW를 최대화하는 것을 유도한다. 특히, PW가 상이한 패터닝 디바이스 편향으로도 구성되는 경우, 앞선 비용 함수를 최소화하는 것은 MEEF(Mask Error Enhancement Factor)의 최소화도 포함하며, 이는 웨이퍼 EPE와 유도된 마스크 에지 편향 간의 비로서 정의된다.

디자인 변수들은 제약들을 가질 수 있으며, 이는 (z ₁ ,z ₂ ,…,z _N ) ∈ Z로서 표현될 수 있고, 이때 Z는 디자인 변수들의 가능한 값들의 일 세트이다. 상기 제약들은 리소그래피 투영 장치의 하드웨어 구현에서 물리적 제한들을 나타낼 수 있다. 상기 제약들은: 튜닝 범위들, 패터닝 디바이스 제조가능성을 통제하는 규칙들, 및 디자인 변수들 간의 상호의존성 중 1 이상을 포함할 수 있다.

그러므로, 최적화 공정은 제약들 (z ₁ ,z ₂ ,…,z _N ) ∈ Z 하에서 비용 함수를 최소화하는 디자인 변수들의 값들의 일 세트, 즉 다음을 발견하는 것이다:

(수학식 2)

일 실시예에 따른 리소그래피 투영 장치를 최적화하는 일반적인 방법이 도 3에 예시된다. 이 방법은 복수의 디자인 변수들의 다변수 비용 함수를 정의하는 단계(302)를 포함한다. 디자인 변수들은 조명 소스의 특성들(300A)(예를 들어, 퓨필 충진율, 즉 퓨필 또는 어퍼처를 통과하는 소스의 방사선의 백분율), 투영 광학기의 특성들(300B), 및 디자인 레이아웃의 특성들(300C)로부터 선택되는 여하한의 적절한 조합을 포함할 수 있다. 예를 들어, 디자인 변수들은 조명 소스의 특성들(300A) 및 디자인 레이아웃의 특성들(300C)(예를 들어, 전역적 편향)을 포함하고, 투영 광학기의 특성들(300B)은 포함하지 않을 수 있으며, 이는 SMO를 초래한다. 대안적으로, 디자인 변수들은 조명 소스의 특성들(300A), 투영 광학기의 특성들(300B), 및 디자인 레이아웃의 특성들(300C)을 포함할 수 있고, 이는 소스-마스크-렌즈 최적화(SMLO)를 초래한다. 단계 304에서, 디자인 변수들은 비용 함수가 수렴을 향해 이동되도록 동시에 조정된다. 단계 306에서, 종료 조건을 만족하는지가 판단된다. 사전결정된 종료 조건은 다양한 가능성들을 포함할 수 있으며, 즉 비용 함수의 값이 임계값과 동일하거나 임계값을 넘었을 때, 비용 함수의 값이 사전설정된 오차 한계 내에 도달했을 때, 사전설정된 반복 횟수에 도달할 때, 또는 사용되는 수치해석 기술(numerical technique)의 요구에 따라 비용 함수가 최소화 또는 최대화될 때일 수 있다. 단계 306에서의 조건들 중 어느 하나가 만족되는 경우에 상기 방법이 종료된다. 단계 306에서의 어떤 조건도 만족되지 않는 경우, 원하는 결과가 얻어질 때까지 단계 304 및 단계 306이 반복적으로 되풀이된다. 최적화는 반드시 디자인 변수들에 대한 값들의 단일 세트를 초래하지는 않는데, 이는 퓨필 충진율, 레지스트 화학적 성질, 스루풋 등과 같은 인자들에 의해 야기되는 물리적 한계들이 존재할 수 있기 때문이다. 최적화는 디자인 변수들에 대한 값들의 다수 세트들 및 연계된 성능 특성들(예를 들어, 스루풋)을 제공하고, 리소그래피 장치의 사용자로 하여금 1 이상의 세트를 고르게 할 수 있다.

또 다른 실시예에서, 투영 광학기의 광학적 특성들에 대한 영향을 계산 및/또는 결정하는 대신에, 또는 이에 추가하여, 투영 광학기의 조정가능한 광학적 특성들이 디자인 변수들에 포함될 수 있는 것으로 생각된다. 조정가능한 광학적 특성들은 렌즈 머니퓰레이터로서, 투영 시스템의 광학 요소의 온도, 제르니케 계수(Zernike coefficient)들을 제어하는 데 이용되는 1 이상의 디바이스들, 예를 들어 가열기들의 온도 데이터와 연계된 온도 데이터 또는 신호를 포함할 수 있다. 그 후, SMO 절차가 수행될 수 있고, 조정가능한 광학적 특성들을 포함한 디자인 변수들은 비용 함수가 수렴에 접근하도록 동시에 조정될 수 있다.

도 3에서, 모든 디자인 변수들의 최적화는 동시에 실행된다. 이러한 흐름은 동시 최적화, 공동 최적화(joint optimization), 또는 합동-최적화(co-optimization)라 칭해질 수 있다. 본 명세서에서 사용되는 바와 같은 "동시", "동시에", "공동" 및 "공동으로"라는 용어들은, 소스, 패터닝 디바이스, 투영 광학기의 특성들의 디자인 변수들 및/또는 여하한의 다른 디자인 변수들이 동시에 변화되도록 허용된다는 것을 의미한다. 대안적으로, 모든 디자인 변수들의 최적화는 도 4에 예시된 바와 같이 교대로 실행된다. 이 흐름에서는, 각각의 단계에서 몇몇 디자인 변수들은 고정되는 한편, 다른 디자인 변수들은 비용 함수를 최소화하도록 최적화된다; 그 후, 다음 단계에서 변수들의 상이한 세트가 고정되는 한편, 다른 것들은 비용 함수를 최소화하도록 최적화된다. 이 단계들은 수렴 또는 소정 종료 조건들이 충족될 때까지 교대로 실행된다. 비-제한적인 예시의 도 4의 흐름도에 나타낸 바와 같이, 우선 디자인 레이아웃(단계 402)이 얻어진 후, 소스 최적화의 단계가 단계 404에서 실행되며, 이때 조명 소스의 모든 디자인 변수들이 비용 함수를 최소화하도록 최적화되는 한편(SO), 모든 다른 디자인 변수들은 고정된다. 그 후, 다음 단계 406에서 마스크 최적화(MO)가 수행되며, 이때 패터닝 디바이스의 모든 디자인 변수들이 비용 함수를 최소화하도록 최적화되는 한편, 모든 다른 디자인 변수들은 고정된다. 이 두 단계들은 단계 408에서 소정 종료 조건들이 충족될 때까지 교대로 실행된다. 비용 함수의 값이 임계값과 동일하게 되는 것, 비용 함수의 값이 임계값을 넘는 것, 비용 함수의 값이 사전설정된 오차 한계 내에 도달하는 것, 또는 사전설정된 반복 횟수에 도달하는 것 등과 같은 다양한 종료 조건들이 사용될 수 있다. 교대 흐름에 대한 일 예시로서 SO-MO-교대-최적화가 사용된다는 것을 유의한다. 교대 흐름은 많은 상이한 형태, 예를 들어 SO-LO-MO-교대-최적화를 취할 수 있으며, 이때 SO, LO(렌즈 최적화), 및 MO가 교대로 및 반복적으로 실행된다; 또는 우선 SMO가 한 번 실행된 후, LO 및 MO가 교대로 및 반복적으로 실행될 수 있다; 그 밖에도 여러 가지가 있다. 최종적으로, 최적화 결과의 출력이 단계 410에서 얻어지고, 공정이 정지된다.

앞서 설명된 바와 같은 패턴 선택 알고리즘은 동시 또는 교대 최적화와 통합될 수 있다. 예를 들어, 교대 최적화가 채택되는 경우, 우선 풀-칩 SO가 수행될 수 있으며, '핫 스폿들' 및/또는 '웜 스폿들'이 식별되고, 그 후 MO가 수행된다. 본 발명의 관점에서, 요구되는 최적화 결과들을 달성하기 위해 서브-최적화들의 다수 순열 및 조합이 가능하다.

도 5는 비용 함수가 최소화되는 한가지 예시적인 최적화 방법을 나타낸다. 단계 502에서, 만약에 있다면, 튜닝 범위들을 포함하는 디자인 변수들의 초기 값들이 얻어진다. 단계 504에서, 다변수 비용 함수가 설정된다. 단계 506에서, 제 1 반복 단계(i=0)에 대해 디자인 변수들의 시작점 값 주위의 충분히 작은 일대(small enough neighborhood) 내에서 비용 함수가 확장된다. 단계 508에서, 비용 함수를 최소화하기 위해 표준 다변수 최적화 기술들이 적용된다. 최적화는 508에서 최적화 공정 동안 또는 최적화 공정의 추후 단계에서 튜닝 범위와 같은 제약들을 가질 수 있음을 유의한다. 리소그래피 공정을 최적화하기 위해 선택되었던 식별된 평가 포인트들에 대한 주어진 테스트 패턴들("게이지들"이라고도 알려짐)에 대해 각각의 반복이 행해진다. 단계 510에서, 리소그래피 반응(예를 들어, 에어리얼 이미지, 레지스트 이미지의 소정 특성들, 또는 공정 윈도우와 같은 리소그래피 공정의 소정 특성들)이 예측된다. 단계 512에서, 단계 510의 결과는 원하는 또는 이상적인 리소그래피 반응 값과 비교된다. 단계 514에서 종료 조건이 만족되면, 즉 최적화가 원하는 값에 충분히 근접한 리소그래피 반응 값을 생성하면, 단계 518에서 디자인 변수들의 최종 값이 출력된다. 또한, 출력 단계는 퓨필 평면(또는 다른 평면들)에서의 파면 수차-조정된 맵, 최적화된 소스 맵, 및 최적화된 디자인 레이아웃 등을 출력하는 단계와 같이, 디자인 변수들의 최종 값들을 이용하여 다른 함수들을 출력하는 단계를 포함할 수 있다. 종료 조건이 만족되지 않은 경우, 단계 516에서 디자인 변수들의 값들은 i-번째 반복의 결과로 업데이트되며, 상기 공정은 단계 506으로 되돌아간다. 도 5의 공정은 아래에서 더 상세히 설명된다.

최적화 공정에서, f _p (z ₁ ,z ₂ ,…,z _N )가 충분히 매끄러운(smooth)[예를 들어, 1차 도함수

₁ ,z

₂ ,…,z

_N )과 f

_p (z

₁ ,z

₂ ,…,z

_N ) 간의 관계가 가정되거나 근사화되지 않으며, 이는 일반적으로 리소그래피 투영 장치에서 유효하다. 를 찾기 위해, 가우스-뉴턴 알고리즘(Gauss-Newton algorithm), 레벤버그-마쿼트 알고리즘(Levenberg-Marquardt algorithm), 기울기 하강 알고리즘(gradient descent algorithm), 모의 담금질(simulated annealing), 및 유전적 알고리즘(genetic algorithm)과 같은 알고리즘이 적용될 수 있다.

여기서, 일 예시로서 가우스-뉴턴 알고리즘이 사용된다. 가우스-뉴턴 알고리즘은 일반적인 비-선형 다-변수 최적화 문제에 적용가능한 반복 방법이다. 디자인 변수들(z ₁ ,z ₂ ,…,z _N )이 (z _1i ,z _2i ,…,z _Ni )의 값들을 취하는 i-번째 반복에서, 가우스-뉴턴 알고리즘은 (z _1i ,z _2i ,…,z _Ni )의 부근에서 f _p (z ₁ ,z ₂ ,…,z _N )를 선형화하고, 그 후 CF(z ₁ ,z ₂ ,…,z _N )의 최소값을 제공하는 (z _1i ,z _2i ,…,z _Ni )의 부근에서의 (z _1(i+1) ,z _2(i+1) ,…,z _N(i+1) ) 값들을 계산한다. 디자인 변수들(z ₁ ,z ₂ ,…,z _N )은 (i+1)-번째 반복에서 (z _1(i+1) ,z _2(i+1) ,…,z _N(i+1) )의 값들을 취한다. 이 반복은 수렴[즉, CF(z ₁ ,z ₂ ,…,z _N )가 더 이상 감소하지 않음] 또는 사전설정된 수의 반복에 도달할 때까지 계속된다.

구체적으로는, i-번째 반복에서, (z _1i ,z _2i ,…,z _Ni )의 부근에서,

(수학식 3)

수학식 3의 근사 하에서, 비용 함수는 다음과 같다:

(수학식 4)

이는 디자인 변수들(z ₁ ,z ₂ ,…,z _N )의 이차 함수이다. 디자인 변수들(z ₁ ,z ₂ ,…,z _N )을 제외한 모든 항은 상수이다.

디자인 변수들(z ₁ ,z ₂ ,…,z _N )이 어떠한 제약들 하에 있지 않은 경우, (z _1(i+1) ,z _2(i+1) ,…,z _N(i+1) )는 N 개의 선형 방정식들로 풀어서 도출될 수 있다:

디자인 변수들(z ₁ ,z ₂ ,…,z _N )이 J 개의 부등식[예를 들어, (z ₁ ,z ₂ ,…,z _N )의 튜닝 범위들]

_nj , B

_j , C

_nk , D

_k 는 상수들이다. 각각의 반복에 대하여 추가적인 제약들이 부과될 수 있다. 예를 들어, 수학식 3의 근사가 유지되도록 (z

_1(i+1) ,z

_2(i+1) ,…,z

_N

_(i+1) )와 (z

_1i ,z

_2i ,…,z

_Ni ) 간의 차이를 제한하기 위해 "감쇠 인자(damping factor)" Δ

_D 가 도입될 수 있다. 이러한 제약들은 z

_ni -Δ

_D ≤z

_n ≤z

_ni +Δ

_D 로서 표현될 수 있다. (z

_1(i+1) ,z

_2(i+1) ,…,z

_N

_(i+1) )는, 예를 들어 Jorge Nocedal 및 Stephen J. Wright의 Numerical Optimization(제 2 판)(Berlin New York: Vandenberghe. Cambridge University Press)에 기술된 방법들을 이용하여 도출될 수 있다.

f _p (z ₁ ,z ₂ ,…,z _N )의 RMS를 최소화하는 대신에, 최적화 공정은 평가 포인트들 중에 가장 큰 편차(최악의 결함)의 크기를 그들의 의도된 값들로 최소화할 수 있다. 이러한 접근법에서, 비용 함수는 대안적으로 다음과 같이 표현될 수 있다:

여기서, CL _p 는 f _p (z ₁ ,z ₂ ,…,z _N )에 대한 최대 허용 값이다. 이러한 비용 함수는 평가 포인트들 중에 최악의 결함을 나타낸다. 이러한 비용 함수를 이용하는 최적화는 최악의 결함의 크기를 최소화한다. 이러한 최적화를 위해 반복적인 그리디 알고리즘(greedy algorithm)이 사용될 수 있다.

수학식 5의 비용 함수는 다음과 같이 근사화될 수 있다:

이때, q 는 적어도 4, 바람직하게는 적어도 10과 같은 양의 짝수 정수(even positive integer)이다. 수학식 6은 수학식 5의 형태(behavior)와 흡사하지만, 최적화로 하여금 분석적으로 실행되게 하고, 극심 하강 방법(deepest descent method), 공액 구배 방법(conjugate gradient method) 등과 같은 방법들을 이용함으로써 가속되게 한다.

또한, 최악의 결함 크기를 최소화하는 것은 f _p (z ₁ ,z ₂ ,…,z _N )의 선형화와 조합될 수 있다. 구체적으로, f _p (z ₁ ,z ₂ ,…,z _N )는 수학식 3에서와 같이 근사화된다. 이때, 최악의 결함 크기에 대한 제약들은 부등식 E _Lp ≤f _p (z ₁ ,z ₂ ,…,z _N )≤E _Up 으로서 쓰여지며, 여기서 E _Lp 및 E _Up 는 f _p (z ₁ ,z ₂ ,…,z _N )에 대한 최소 및 최대 허용 편차를 특정화하는 두 개의 상수들이다. 수학식 3을 대입하면(Plugging Eq. 3 in), 이러한 제약들은 p=1,… ,P에 대하여 다음으로 변환된다:

(수학식 6')

및

(수학식 6")

수학식 3이 일반적으로 (z ₁ ,z ₂ ,…,z _N )의 부근에서만 유효하기 때문에, 원하는 제약들 E _Lp ≤f _p (z ₁ ,z ₂ ,…,z _N )≤E _Up 이 이러한 부근에서 달성될 수 없는 경우 -이는 부등식들 간의 여하한의 상충(conflict)에 의해 결정될 수 있음- , 상수들 E _Lp 및 E _Up 는 제약들이 달성가능할 때까지 완화될 수 있다. 이러한 최적화 공정은 (z ₁ ,z ₂ ,…,z _N ), i의 부근에서의 최악의 결함 크기를 최소화한다. 이때, 각각의 단계가 최악의 결함 크기를 점진적으로 감소시키며, 소정 종료 조건들이 충족될 때까지 각각의 단계가 반복적으로 실행된다. 이는 최악의 결함 크기의 최적의 감소를 유도할 것이다.

최악의 결함을 최소화하는 또 다른 방식은 각각의 반복에서 가중치 w _p 를 조정하는 것이다. 예를 들어, i-번째 반복 후, r-번째 평가 포인트가 최악의 결함인 경우, 그 평가 포인트의 결함 크기의 감소에 더 높은 우선순위가 주어지도록 w _r 이 (i+1)-번째 반복에서 증가될 수 있다.

또한, 수학식 4 및 수학식 5의 비용 함수들은 결함 크기의 RMS에 대한 최적화와 최악의 결함 크기에 대한 최적화 사이에 절충을 달성하기 위해 라그랑주 승수(Lagrange multiplier)를 도입함으로써 수정될 수 있으며, 즉 다음과 같다:

(수학식 6'")

이때, λ 는 결함 크기의 RMS에 대한 최적화와 최악의 결함 크기에 대한 최적화 간의 균형을 특정화하는 사전설정된 상수이다. 특히, λ =0인 경우, 이는 수학식 4가 되고, 결함 크기의 RMS만이 최소화되는 한편; λ =1인 경우, 이는 수학식 5가 되고, 최악의 결함 크기만이 최소화되며; 0< λ <1인 경우에는, 둘 모두의 최적화가 고려된다. 이러한 최적화는 다수 방법을 이용하여 구할 수 있다. 예를 들어, 이전에 설명된 것과 유사하게 각각의 반복에서의 가중이 조정될 수 있다. 대안적으로, 부등식들로부터 최악의 결함 크기를 최소화하는 것과 유사하게, 수학식 6' 및 6"의 부등식들은 이차 프로그래밍 문제의 해결 동안 디자인 변수들의 제약들로서 여겨질 수 있다. 그 후, 최악의 결함 크기에 대한 한계들은 증분적으로(incrementally) 완화되거나 최악의 결함 크기에 대한 가중치를 증분적으로 증가시킬 수 있고, 달성가능한 모든 최악의 결함 크기에 대한 비용 함수 값을 연산할 수 있으며, 다음 단계를 위한 초기 지점으로서 총 비용 함수를 최소화하는 디자인 변수 값들을 선택할 수 있다. 이를 반복적으로 수행함으로써, 이 새로운 비용 함수의 최소화가 달성될 수 있다.

리소그래피 투영 장치를 최적화하는 것이 공정 윈도우를 확장할 수 있다. 더 큰 공정 윈도우는 공정 디자인 및 칩 디자인에 더 많은 유연성을 제공한다. 공정 윈도우는 포커스 및 도즈 값들의 세트로서 정의될 수 있으며, 이에 대해 레지스트 이미지는 레지스트 이미지의 디자인 타겟의 소정 한계 내에 있다. 본 명세서에 설명된 모든 방법들은, 노광 도즈 및 디포커스(defocus) 이외에 상이한 또는 추가적인 기저 파라미터들에 의해 확립될 수 있는 일반화된 공정 윈도우 정의로 연장될 수도 있다는 것을 유의한다. 이들은 광학 세팅들, 예컨대 NA, 시그마, 수차, 편광, 또는 레지스트 층의 광학 상수들을 포함할 수 있으며, 이에 제한되지는 않는다. 예를 들어, 앞서 설명된 바와 같이, PW가 상이한 마스크 편향으로 구성되는 경우, 최적화는 MEEF(Mask Error Enhancement Factor)의 최소화를 포함하며, 이는 기판 EPE와 유도된 마스크 에지 편향 간의 비로서 정의된다. 포커스 및 도즈 값들에 대해 정의된 공정 윈도우는 단지 본 명세서에서 일 예시로서 제공된다. 일 실시예에 따라 공정 윈도우를 최대화하는 방법이 아래에 설명된다.

제 1 단계에서, 공정 윈도우의 알려진 조건(f ₀ ,ε ₀ )으로부터 시작하며, f ₀ 는 공칭 포커스이고, ε ₀ 는 공칭 도즈이며, 부근 (f ₀ ±Δf,ε ₀ ±ε)에서 아래의 비용 함수들 중 하나를 최소화한다:

또는

또는

(수학식 27")

공칭 포커스(f ₀ ) 및 공칭 도즈(ε ₀ )가 시프트하도록 허용되는 경우, 이들은 디자인 변수들(z ₁ ,z ₂ ,…,z _N )과 공동으로 최적화될 수 있다. 다음 단계에서, 비용 함수가 사전설정된 한계 내에 있도록 (z ₁ ,z ₂ ,…,z _N ,f,ε)의 값들의 세트가 찾아질 수 있는 경우, 공정 윈도우의 일부분으로서 (f ₀ ±Δf,ε ₀ ±ε)가 용인된다.

대안적으로, 포커스 및 도즈가 시프트하도록 허용되지 않는 경우, 디자인 변수들(z ₁ ,z ₂ ,…,z _N )은 공칭 포커스(f ₀ ) 및 공칭 도즈(ε ₀ )에 고정된 포커스 및 도즈로 최적화된다. 대안적인 실시예에서, 비용 함수가 사전설정된 한계 내에 있도록 (z ₁ ,z ₂ ,…,z _N )의 값들의 세트가 찾아질 수 있는 경우, 공정 윈도우의 일부분으로서 (f ₀ ±Δf,ε ₀ ±ε)가 용인된다.

본 명세서에서 이전에 설명된 방법들은 수학식들 27, 27', 또는 27"의 각각의 비용 함수들을 최소화하기 위해 사용될 수 있다. 디자인 변수들이 제르니케 계수와 같은 투영 광학기의 특성들인 경우, 수학식들 27, 27', 또는 27"의 비용 함수들을 최소화하는 것은 투영 광학기 최적화, 즉 LO에 기초한 공정 윈도우 최대화를 유도한다. 디자인 변수들이 투영 광학기의 특성들에 추가하여 소스 및 패터닝 디바이스의 특성들인 경우, 수학식들 27, 27', 또는 27"의 비용 함수를 최소화하는 것은 도 10에 예시되는 바와 같은 SMLO에 기초한 공정 윈도우 최대화를 유도한다. 디자인 변수들이 소스 및 패터닝 디바이스의 특성들인 경우, 수학식들 27, 27', 또는 27"의 비용 함수들을 최소화하는 것은 SMO에 기초한 공정 윈도우 최대화를 유도한다.

앞서 설명된 최적화는 리소그래피 공정에 불리할 수 있는 많은 물리적 영향들을 감소시키도록 (z ₁ ,z ₂ ,…,z _N )의 값들의 세트를 찾기 위해 사용될 수 있다. 이러한 한가지 영향은 에칭 공정에서의 변동이다. 마이크로제조에서, 에칭은 기판의 부분들을 화학적으로 제거하는 공정이다. 제거될 부분들은 에천트(etchant)에 노출되는 한편, 다른 부분들은 에칭을 견디는 "마스킹(masking)" 재료에 의해 에천트로부터 보호된다. 몇몇 상황들에서, 마스킹 재료는 포토리소그래피를 이용하여 패터닝된 포토레지스트이다. 다른 상황들에서, 질화물, 산화물, 또는 금속이 적절한 마스킹 재료들일 수 있다. 에천트는 액체, 가스 또는 플라즈마일 수 있다.

에천트가 액체인 경우, 에칭 공정은 습식 에칭(wet etching)이라고 한다. 통상적으로 사용되는 액체 에천트들은 완충(buffered) HF, KOH, 피로카테콜 및 에틸렌 디아민의 수용액, 테트라메틸암모늄 하이드록사이드(TMAH) 등을 포함한다. 예를 들어, 기판은 교반(agitation)을 수반한 액체 에천트의 배스(bath) 내에 침지될 수 있다. 일부 액체 에천트들은, 어떤 결정면(crystal face)이 에칭되고 있는지에 의존하여 매우 상이한 속도들로 결정질 재료들을 에칭한다. 이 액체 에천트들이 사용되는 경우, 에칭 공정은 이방성(anisotropic) 습식 에칭이라 한다.

에천트가 플라즈마를 포함하는 경우, 에칭 공정은 플라즈마 에칭이라 한다. 플라즈마 에칭은 저압(low pressure)(예를 들어, 0.1 내지 5 Torr)에서 작용할 수 있다. 플라즈마 에칭은 기판의 노광된 부분들과 반응하도록 전기적으로 중성인 유리기(electrically neutral free radical)들을 사용할 수 있다. 전기적으로 중성인 유리기들에 의한 에칭은 일반적으로 등방성(isotropic)이다. 또한, 플라즈마 에칭은 기판의 노광된 부분들과 반응하도록 이온들을 사용할 수 있다. 이온들은 전기적으로 하전되기 때문에, 이들이 전기장 또는 자기장에 의해 선택된 방향들로 지향될 수 있으며, 이로 인해 이방성 에칭을 야기한다.

이상적으로는, 리소그래피 투영 장치에서의 리소그래피를 시뮬레이션하는 것이 에칭 공정을 시뮬레이션하는 것을 포함할 수 있을 것이다. 예를 들어, 도 6에 예시된 바와 같이, 도 2의 흐름도는 에칭 모델(39)을 이용하여 레지스트 이미지(38)로부터 에칭된 이미지(40)를 시뮬레이션하는 것을 포함할 수 있다. 에칭된 이미지(40)는 마스크들로서 레지스트 이미지(38)의 피처들을 이용하여 에칭 공정에 의해 기판에 전사되는 피처들을 포함한다.

하지만, 습식 에칭 공정은 많은 파라미터에 의해 영향을 받을 수 있고, 이들 중 일부는 제어 또는 모니터링이 어려울 수 있으며, 일부는 에칭 동안 변할 수 있다. 이 파라미터들은 에천트의 농도, 에천트의 온도, 교반 진폭 및 주파수, 에칭될 부분들의 크기에 대한 에천트의 상대량, 및 에천트의 에이지(age)를 포함할 수 있다. 또한, 플라즈마 에칭 공정이 많은 파라미터에 의해 영향을 받을 수 있고, 이들 중 일부는 제어 또는 모니터링이 어려울 수 있으며, 일부는 에칭 동안 변할 수 있다. 이 파라미터들은 플라즈마의 농도, 플라즈마의 화학적 조성, 플라즈마를 형성하는 가스의 유동 속도 및 방향, 운반 가스의 유동 속도 및 방향, 전기장 또는 자기장의 세부사항, 플라즈마 에칭 챔버의 구성요소들의 물리적 치수들 및 화학적 조성들을 포함할 수 있다.

그러므로, 에칭 공정을 모델링하는 것이 과제이며, 에칭 공정은 흔히 시간에 따라, 및 뱃치들 사이에서 제어되지 않는 변동들을 갖는다. 레지스트 이미지 내의 대응하는 피처로부터 기판으로 에칭되는 피처를 시뮬레이션하거나 예측하기가 어렵다.

또한, 에칭 공정들에서의 변동들은 에칭이 일반적으로 마스킹 재료들에서의 패턴[예를 들어, 레지스트 이미지 내의 피처라고도 하는 개방부(opening)]을 기판 상에 정확히 전사하지 않는다는 사실로부터 기인한다. 예를 들어, 에천트가 마스킹 재료를 언더컷(undercut)할 수 있고, 즉 직접 노출되지 않고 노출되는 옵션들에 가까운 기판의 몇몇 부분들이 에천트에 의해 제거된다. 예를 들어, 에칭된 피처들이 기판으로의 더 큰 깊이에서 더 좁아질 수 있다.

에칭 공정(또는 다수 에칭 공정들)에서의 변동들을 수용하는 한가지 접근법은 다수 변동들 각각 또는 각각의 변동에 대한 리소그래피 공정의 평가 포인트를 조정하는 것이다. 예를 들어, 이러한 하나의 평가 포인트는 레지스트 또는 에어리얼 이미지에서의 피처 상의 지점이다. 지점을 조정하는 것은 피처를 편향시킴으로써 이루어질 수 있다. 예를 들어, 피처는 언더컷하지 않는 에칭 공정에 대한 것보다 언더컷하는 에칭 공정에 대해 약간 더 작게 구성될 수 있다. 편향의 양은 피처-의존적일 수 있다. 평가 포인트의 또 다른 예시는 도즈이다. 예를 들어, 포지티브 톤 레지스트(positive tone resist)를 이용한 다크 필드(dark field) 리소그래피 처리 시 더 작은 도즈[또는 네거티브 톤 레지스트(negative tone resist)를 이용한 브라이트 필드(bright field) 리소그래피 처리 시 더 큰 도즈]가 언더컷하지 않는 에칭 공정에 대한 것보다 언더컷하는 에칭 공정에 대해 사용될 수 있다. 평가 포인트를 조정함으로써 에칭 공정의 변동들을 수용하는 것은 리플 효과(ripple effect)를 가질 수 있다. 즉, 에칭 공정 상류의 공정들이 변화되어야 할 수 있다. 예를 들어, 투영 광학기, 소스, 도즈, 레지스트 레시피, 레지스트의 현상 및 베이킹, 및 심지어는 패터닝 디바이스 상의 피처들의 특성들이 조정되어, 예를 들어 편향된 피처들을 구성하거나 조정된 도즈를 달성하여야 할 수 있다. 이러한 조정은 꽤 시간 소모적일 수 있다. 에칭 공정이 변하는 경우, 이 특성들은 재조정되어야 할 수 있다.

리소그래피 투영 장치 및 리소그래피 공정은 최적화를 통해 에칭 공정의 변동들에 더 잘 견디게(tolerant) 구성되어, 반복되는 조정의 필요성을 감소시키거나 제거할 수 있다. 예를 들어, 소스에 관련된 디자인 변수들을 조정하는 것은 꽤 시간 소모적일 수 있다. 에칭 공정에서의 변동들을 허용(tolerate)할 수 있는 이 디자인 변수들의 값들의 세트가 찾아질 수 있는 경우, 이 디자인 변수들은 에칭 공정에서의 변동들이 일어나는 경우에 재조정되지 않아도 될 수 있다.

일 실시예에 따르면, 최적화는 도 3, 도 4 및 도 5의 흐름들을 따를 수 있고, 에칭 공정의 변동들에 대해 조정되는 평가 포인트들의 편차들의 함수인 비용 함수를 이용할 수 있다[즉, 메트릭들 각각에 대한 비용 함수의 편도함수(partial derivative)가 항상 0은 아님]. 도 7은 이러한 비용 함수의 일 예시를 나타낸다. 앞서 설명된 바와 같이, 에칭 공정의 변수들(EP ₁ ,EP ₂ ,…,EP _M )을 수용하는 것은 변수들(EP ₁ ,EP ₂ ,…,EP _M ) 각각에 대해 각각 (Y _EP1 ,Y _EP2 ,…,Y _EPM )의 값들의 세트로서 적어도 하나의 평가 포인트(Y)의 값들을 결정하는 것을 포함할 수 있다. 세트(Y _EP1 ,Y _EP2 ,…,Y _EPM )의 2 개의 상이한 멤버들은 일반적으로 동일하지 않다. 물론, 평가 포인트(Y)는 동시에 세트(Y _EP1 ,Y _EP2 ,…,Y _EPM )의 값들처럼 다수의 상이한 값들을 가질 수 없다. 평가 포인트(Y)의 값은 일반적으로 디자인 변수들(z ₁ ,z ₂ ,…,z _N )의 함수이다. 어느 한 시점에, 평가 포인트의 시뮬레이션된 또는 실제 값은 Y(z ₁ ,z ₂ ,…,z _N )로서 기록될 수 있다. 그러므로, 에칭 공정의 변동들에 대해 결정된 평가 포인트의 값들로부터의 편차들은 f _Y,EPv (z ₁ ,z ₂ ,…,z _N ) -이때, v = 1,… ,M- 로서 기록될 수 있다. f _Y,EPv (z ₁ ,z ₂ ,…,z _N )의 간단한 일 예시는 Y(z ₁ ,z ₂ ,…,z _N ) - Y _EPv 이다. f _Y,EPv (z ₁ ,z ₂ ,…,z _N )의 다른 간단한 예시들은 (Y(z ₁ ,z ₂ ,…,z _N ) - Y _EPv ) ² 및 |Y(z ₁ ,z ₂ ,…,z _N ) - Y _EPv |를 포함할 수 있다. 편차들은 이 예시들로 제한되지 않는다. 비용 함수는 f _Y,EPv (z ₁ ,z ₂ ,…,z _N ) -이때, v = 1,… ,M- 각각의 함수일 수 있다. 예를 들어,

도 8은 이러한 비용 함수의 일 예시를 나타낸다. 3 개의 상이한 에칭 공정들(810, 820 및 830) 하의 상이한 편향들이 동일한 에칭된 피처(800)를 구성하도록 요구될 수 있다. 즉, M = 3이다. 이 상이한 편향들 하에서, 레지스트 이미지 상의 대응하는 피처들은 상이한 형상들, 예컨대 각각 811, 821 및 831을 가질 수 있다. 하나의 리소그래피 공정에서의 패터닝 디바이스 상의 대응하는 패턴(850)이 형상(860)을 갖는 레지스트 이미지 내의 패턴을 초래하며, 이는 도 2의 흐름을 이용하여 시뮬레이션될 수 있다. 형상(860)과 형상들(811, 821 및 831) 각각 사이의 패턴 상의 한 지점(Y)에서의 에지 배치 오차들은 3 개의 편차들 f _Y,EPv (z ₁ ,z ₂ ,…,z _N ) -이때, v = 1,2 또는 3- 이다. 그러므로, 비용 함수는 형상(860)과 형상들(811, 821 및 831) 각각 사이의 EPE들의 함수일 수 있다. 물론, f _Y,EPv (z ₁ ,z ₂ ,…,z _N )는 EPE에 제한되지 않는다. 이 예시에서는 평가 포인트가 디자인 레이아웃 상의 지점인 것으로서 나타내지만, 평가 포인트는 디자인 레이아웃에 관련되지 않을 수 있다. 예를 들어, 평가 포인트는 도즈, 포커스, 스루풋, 공정 윈도우, 임계 치수, 레지스트 윤곽 거리, 최악의 결함 크기, 또는 최적 포커스 시프트일 수 있다.

도 9a는 일 실시예에 따른 방법을 예시한다. 단계 901에서, 리소그래피 공정의 적어도 하나의 평가 포인트의 값이 에칭 공정의 각각의 변동에 대해 결정된다. 단계 902에서, 디자인 변수들의 다변수 비용 함수가 계산된다. 다변수 비용 함수는 적어도 하나의 평가 포인트의 결정된 값들로부터의 편차의 함수이다. 단계 903에서, 디자인 변수들은 도 3 내지 도 5의 최적화 방법들에 따라 조정된다.

도 9b는 일 실시예에 따른 방법을 예시한다. 단계 911에서, 리소그래피 공정의 적어도 하나의 평가 포인트의 값이 에칭 공정의 각각의 변동에 대해 결정된다. 단계 912에서, 디자인 변수들의 다변수 비용 함수가 계산된다. 다변수 비용 함수는 적어도 하나의 평가 포인트의 결정된 값들로부터의 편차의 함수이다. 디자인 변수들은 적어도 하나의 평가 포인트를 포함한다. 단계 913에서, 디자인 변수들은 도 3 내지 도 5의 최적화 방법들에 따라 조정된다.

일 실시예에서, 디자인 변수들(z ₁ ,z ₂ ,…,z _N )은 평가 포인트들 중 일부 또는 전체를 포함할 수 있으며, 이의 값들은 이 평가 포인트들의 함수들 또는 에칭 공정의 변동들에 대해 결정된다. 평가 포인트들은 투영 광학기, 소스, 도즈, 레지스트 레시피, 레지스트의 현상 및 베이킹, 및 패터닝 디바이스 상의 피처들의 특성들을 포함할 수 있다. 예를 들어, 디자인 변수들(z ₁ ,z ₂ ,…,z _N )은 레지스트 이미지 상의 패턴들에 대한 편향들을 포함할 수 있다. 최적화에서 이러한 비용 함수를 이용하는 것은 에칭 공정을 디자인하는 데 사용될 수 있는 평가 포인트들의 값들을 유도한다. 예를 들어, 에칭 공정이 조정될 수 있고 그 변동이 신뢰성있게 모델링될 수 있는 특성들을 포함하는 경우, 에칭 공정의 모든 측면들을 설명하지 않더라도 부분적인 에칭 모델이 구성될 수 있다. 디자인 변수들(z ₁ ,z ₂ ,…,z _N )로 이 특성들 중 일부를 포함하는 것은 이 특성들과 다른 특성들(예를 들어, 소스, 투영 광학기 및/또는 패터닝 디바이스의 특성들)의 공동-최적화를 허용하며, 이는 더 큰 공정 윈도우와 같은 에칭 공정 및 리소그래피 공정의 더 우수한 성능을 초래할 수 있다.

도 10은 본 명세서에 개시된 최적화 방법들 및 흐름들을 구현하는 데 도움이 될 수 있는 컴퓨터 시스템(100)을 나타내는 블록 다이어그램이다. 컴퓨터 시스템(100)은 정보를 전달하는 버스(102) 또는 다른 통신 기구, 및 정보를 처리하는 버스(102)와 커플링된 프로세서(104)[또는 다중 프로세서들(104 및 105)]를 포함한다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 의해 실행될 정보 및 명령어들을 저장하는 RAM(random access memory) 또는 다른 동적 저장 디바이스와 같은, 버스(102)에 커플링된 주 메모리(106)를 포함한다. 또한, 주 메모리(106)는 프로세서(104)에 의해 실행될 명령어들의 실행 시 임시 변수(temporary variable)들 또는 다른 매개 정보(intermediate information)를 저장하는 데 사용될 수도 있다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 대한 정적 정보 및 명령어들을 저장하는 버스(102)에 커플링된 ROM(read only memory: 108) 또는 다른 정적 저장 디바이스를 포함한다. 정보 및 명령어들을 저장하는 자기 디스크 또는 광학 디스크와 같은 저장 디바이스(110)가 제공되며 버스(102)에 커플링된다.

컴퓨터 시스템(100)은 버스(102)를 통해, 컴퓨터 사용자에게 정보를 보여주는 CRT(cathode ray tube) 또는 평판(flat panel) 또는 터치 패널 디스플레이(touch panel display)와 같은 디스플레이(112)에 커플링될 수 있다. 영숫자 및 다른 키들을 포함한 입력 디바이스(114)는 정보 및 명령 선택(command selection)들을 프로세서(104)로 전달하기 위해 버스(102)에 커플링된다. 또 다른 형태의 사용자 입력 디바이스는 방향 정보 및 명령 선택들을 프로세서(104)로 전달하고, 디스플레이(112) 상의 커서의 움직임을 제어하는 마우스, 트랙볼(trackball) 또는 커서 방향키들과 같은 커서 제어부(cursor control: 116)이다. 이 입력 디바이스는, 통상적으로 디바이스로 하여금 평면에서의 위치들을 명시하게 하는 2 개의 축선인 제 1 축선(예를 들어, x) 및 제 2 축선(예를 들어, y)에서 2 자유도를 갖는다. 또한, 입력 디바이스로서 터치 패널(스크린) 디스플레이가 사용될 수도 있다.

일 실시예에 따르면, 주 메모리(106)에 포함된 1 이상의 명령어들의 1 이상의 시퀀스들을 실행하는 프로세서(104)에 응답하여 컴퓨터 시스템(100)에 의해 최적화 공정의 부분들이 수행될 수 있다. 이러한 명령어들은 저장 디바이스(110)와 같은 또 다른 컴퓨터-판독가능한 매체로부터 주 메모리(106)로 읽혀질 수 있다. 주 메모리(106) 내에 포함된 명령어들의 시퀀스들의 실행은, 프로세서(104)가 본 명세서에 설명된 공정 단계들을 수행하게 한다. 또한, 주 메모리(106) 내에 포함된 명령어들의 시퀀스들을 실행하기 위해 다중 처리 구성(multi-processing arrangement)의 1 이상의 프로세서가 채택될 수도 있다. 대안적인 실시예들에서, 하드웨어에 내장된 회로(hard-wired circuitry)가 소프트웨어 명령어들과 조합하거나 그를 대신하여 사용될 수 있다. 따라서, 실시예들은 하드웨어 회로와 소프트웨어의 여하한의 특정 조합에 제한되지 않는다.

본 명세서에서 사용된 "컴퓨터-판독가능한 매체"라는 용어는 실행을 위해 프로세서(104)에 명령어를 제공하는 데 관여하는 여하한의 매체를 칭한다. 이러한 매체는 비휘발성 매체(non-volatile media), 휘발성 매체 및 전송 매체를 포함하는 다수의 형태를 취할 수 있으며, 이에 제한되지는 않는다. 비휘발성 매체는, 예를 들어 저장 디바이스(110)와 같은 광학 또는 자기 디스크를 포함한다. 휘발성 매체는 주 메모리(106)와 같은 동적 메모리를 포함한다. 전송 매체는 버스(102)를 포함하는 와이어(wire)들을 포함하여, 동축 케이블(coaxial cable), 구리선 및 광섬유(fiber optics)를 포함한다. 또한, 전송 매체는 무선 주파수(RF) 및 적외선(IR) 데이터 통신 시 발생되는 파장들과 같이 음파(acoustic wave) 또는 광파의 형태를 취할 수도 있다. 컴퓨터-판독가능한 매체의 보편적인 형태들은, 예를 들어 플로피 디스크(floppy disk), 플렉시블 디스크(flexible disk), 하드 디스크, 자기 테이프, 여하한의 다른 자기 매체, CD-ROM, DVD, 여하한의 다른 광학 매체, 펀치 카드(punch card), 종이 테이프(paper tape), 홀(hole)들의 패턴을 갖는 여하한의 다른 물리적 매체, RAM, PROM, 및 EPROM, FLASH-EPROM, 여하한의 다른 메모리 칩 또는 카트리지(cartridge), 이후 설명되는 바와 같은 반송파(carrier wave), 또는 컴퓨터가 판독할 수 있는 여하한의 다른 매체를 포함한다.

다양한 형태의 컴퓨터 판독가능한 매체는 실행을 위해 1 이상의 명령어들의 1 이상의 시퀀스들을 프로세서(104)로 전달하는 데 관련될 수 있다. 예를 들어, 명령어들은 초기에 원격 컴퓨터의 자기 디스크 상에 저장되어 있을 수 있다(bear). 원격 컴퓨터는 그 동적 메모리로 명령어들을 로딩(load)할 수 있으며, 모뎀을 이용하여 전화선을 통해 명령어들을 보낼 수 있다. 컴퓨터 시스템(100)에 국한된 모뎀(modem)이 전화선 상의 데이터를 수신할 수 있으며, 상기 데이터를 적외선 신호로 전환하기 위해 적외선 송신기를 사용할 수 있다. 버스(102)에 커플링된 적외선 검출기는 적외선 신호로 전달된 데이터를 수신할 수 있으며, 상기 데이터를 버스(102)에 놓을 수 있다. 버스(102)는, 프로세서(104)가 명령어들을 회수하고 실행하는 주 메모리(106)로 상기 데이터를 전달한다. 주 메모리(106)에 의해 수신된 명령어들은 프로세서(104)에 의한 실행 전이나 후에 저장 디바이스(110)에 선택적으로 저장될 수 있다.

또한, 컴퓨터 시스템(100)은 버스(102)에 커플링된 통신 인터페이스(118)를 포함할 수 있다. 통신 인터페이스(118)는 로컬 네트워크(122)에 연결되는 네트워크 링크(120)에 커플링하여 양방향(two-way) 데이터 통신을 제공한다. 예를 들어, 통신 인터페이스(118)는 ISDN(integrated services digital network) 카드 또는 대응하는 형태의 전화선에 데이터 통신 연결을 제공하는 모뎀일 수 있다. 또 다른 예시로서, 통신 인터페이스(118)는 호환성 LAN에 데이터 통신 연결을 제공하는 LAN(local area network) 카드일 수 있다. 또한, 무선 링크가 구현될 수도 있다. 여하한의 이러한 구현에서, 통신 인터페이스(118)는 다양한 형태의 정보를 나타내는 디지털 데이터 스트림들을 전달하는 전기적, 전자기적 또는 광학적 신호들을 송신하고 수신한다.

통상적으로, 네트워크 링크(120)는 1 이상의 네트워크를 통해 다른 데이터 디바이스에 데이터 통신을 제공한다. 예를 들어, 네트워크 링크(120)는 로컬 네트워크(122)를 통해 호스트 컴퓨터(host computer: 124), 또는 ISP(Internet Service Provider: 126)에 의해 작동되는 데이터 장비로의 연결을 제공할 수 있다. 차례로, ISP(126)는 이제 통상적으로 "인터넷"(128)이라고 칭하는 월드와이드 패킷 데이터 통신 네트워크를 통해 데이터 통신 서비스를 제공한다. 로컬 네트워크(122) 및 인터넷(128)은 디지털 데이터 스트림을 전달하는 전기적, 전자기적 또는 광학적 신호들을 사용한다. 다양한 네트워크를 통한 신호들, 및 컴퓨터 시스템(100)에 또한 그로부터 디지털 데이터를 전달하는 통신 인터페이스(118)를 통한 네트워크 링크(120) 상의 신호들은 정보를 전달하는 반송파의 형태들이다.

컴퓨터 시스템(100)은 네트워크(들), 네트워크 링크(120) 및 통신 인터페이스(118)를 통해 프로그램 코드를 포함하는 메시지들을 송신하고 데이터를 수신할 수 있다. 인터넷 예시에서는, 서버(130)가 인터넷(128), ISP(126), 로컬 네트워크(122) 및 통신 인터페이스(118)를 통해 어플리케이션 프로그램에 대한 요청된 코드를 전송할 수 있다. 1 이상의 실시예에 따르면, 예를 들어 하나의 이러한 다운로드된 어플리케이션은 실시예의 조명 최적화에 대해 제공될 수 있다. 수신된 코드는 수신될 때 프로세서(104)에 의해 실행될 수 있고, 및/또는 추후 실행을 위해 저장 디바이스(110) 또는 다른 비휘발성 저장소에 저장될 수 있다. 이러한 방식으로, 컴퓨터 시스템(100)은 반송파의 형태로 어플리케이션 코드를 얻을 수 있다.

도 11은 본 명세서에 설명된 방법들을 이용하여 조명 소스가 최적화될 수 있는 리소그래피 투영 장치를 개략적으로 도시한다. 상기 장치는:

- 방사선 투영 빔(B)을 공급하는 방사선 시스템(IL) -이러한 특정한 경우, 상기 방사선 시스템은 방사선 소스(SO)도 포함함- ;

- 패터닝 디바이스(MA)(예를 들어, 마스크 또는 레티클)를 유지하도록 구성된 홀더를 포함하고, 아이템(PS)에 대하여 패터닝 디바이스를 정확히 위치시키는 제 1 위치설정기에 연결되는 제 1 대상물 테이블(예를 들어, 마스크 테이블)(MT);

- 기판(W)(예를 들어, 레지스트-코팅된 실리콘 웨이퍼)을 유지하는 기판 홀더를 포함하고, 아이템(PS)에 대하여 기판을 정확히 위치시키는 제 2 위치설정기에 연결되는 제 2 대상물 테이블(기판 테이블)(WT); 및

- 기판(W)의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부(C) 상으로 패터닝 디바이스(MA)의 조사된 부분을 이미징하는 투영 시스템("렌즈")(PS)[예를 들어, 굴절, 카톱트릭(catoptric) 또는 카타디옵트릭 광학 시스템]을 포함한다.

본 명세서에 서술된 바와 같이, 상기 장치는 투과형으로 구성된다(즉, 투과 마스크를 가짐). 하지만, 일반적으로 상기 장치는 예를 들어 (반사 패터닝 디바이스를 갖는) 반사형으로 구성될 수도 있다. 대안적으로, 상기 장치는 마스크 사용의 대안예로서 또 다른 종류의 패터닝 디바이스를 채택할 수 있다; 예시들로는 프로그램가능한 거울 어레이 또는 LCD 매트릭스를 포함한다.

소스(SO)[예를 들어, 수은 램프 또는 엑시머 레이저(excimer laser)]는 방사선 빔을 생성한다. 이 빔은 곧바로 또는, 예를 들어 빔 익스팬더(beam expander: Ex)와 같은 컨디셔너를 가로지른 후 조명 시스템(일루미네이터)(IL)으로 공급된다. 일루미네이터(IL)는 상기 빔 내의 세기 분포의 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)를 설정하는 조정기(AD)를 포함할 수 있다. 또한, 이는 일반적으로 인티그레이터(IN) 및 콘덴서(CO)와 같은 다양한 다른 구성요소들을 포함할 것이다. 이러한 방식으로, 패터닝 디바이스(MA)에 입사하는 빔(B)은 그 단면에 원하는 균일성(uniformity) 및 세기 분포를 갖는다.

도 11과 관련하여, 상기 소스(SO)는 [흔히 상기 소스(SO)가, 예를 들어 수은 램프인 경우와 같이] 리소그래피 투영 장치의 하우징 내에 있을 수 있지만, 그것은 리소그래피 투영 장치로부터 멀리 떨어져 있을 수도 있으며, 그것이 생성한 방사선 빔은 (예를 들어, 적절한 지향 거울의 도움으로) 장치 내부로 들어올 수 있다는 것을 유의하여야 한다; 이 후자의 시나리오는 흔히 상기 소스(SO)가 [예를 들어, KrF, ArF 또는 F ₂ 레이징(lasing)에 기초한] 엑시머 레이저인 경우이다.

이후, 상기 빔(PB)은 패터닝 디바이스 테이블(MT) 상에 유지되어 있는 패터닝 디바이스(MA)를 통과한다(intercept). 패터닝 디바이스(MA)를 가로질렀으면, 상기 빔(B)은 렌즈(PL)를 통과하며, 이는 기판(W)의 타겟부(C) 상에 상기 빔(B)을 포커스한다. 제 2 위치설정기[및 간섭계 측정 디바이스(IF)]의 도움으로, 기판 테이블(WT)은 예를 들어 상기 빔(PB)의 경로 내에 상이한 타겟부(C)를 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정기는 예를 들어 패터닝 디바이스 라이브러리(patterning device library)로부터의 패터닝 디바이스(MA)의 기계적인 회수 후에 또는 스캔하는 동안, 상기 빔(B)의 경로에 대해 패터닝 디바이스(MA)를 정확히 위치시키는 데 사용될 수 있다. 일반적으로, 대상물 테이블들(MT, WT)의 이동은 장-행정 모듈(long-stroke module)(개략 위치설정) 및 단-행정 모듈(short-stroke module)(미세 위치설정)의 도움으로 실현될 것이며, 이는 도 10에 명확히 도시되지 않는다. 하지만, [스텝-앤드-스캔 툴(step-and-scan tool)과는 대조적으로] 웨이퍼 스테퍼의 경우, 패터닝 디바이스 테이블(MT)은 단지 단-행정 액추에이터에만 연결되거나 고정될 수 있다.

도시된 툴은 두 가지 상이한 모드로 사용될 수 있다:

- 스텝 모드에서, 패터닝 디바이스 테이블(MT)은 기본적으로 정지 상태로 유지되며, 전체 패터닝 디바이스 이미지가 한 번에 [즉, 단일 "플래시(flash)"로] 타겟부(C) 상으로 투영된다. 그 후, 상이한 타겟부(C)가 빔(PB)에 의해 조사될 수 있도록 기판 테이블(WT)이 x 및/또는 y 방향으로 시프트된다;

- 스캔 모드에서는, 주어진 타겟부(C)가 단일 "플래시"로 노광되지 않는 것을 제외하고는 기본적으로 동일한 시나리오가 적용된다. 그 대신에, 패터닝 디바이스 테이블(MT)은 v의 속도로 주어진 방향(소위 "스캔 방향", 예를 들어 y 방향)으로 이동가능하여, 투영 빔(B)이 패터닝 디바이스 이미지에 걸쳐 스캐닝하도록 유도된다; 동시발생적으로, 기판 테이블(WT)은 속도 V = Mv로 동일한 방향 또는 그 반대 방향으로 동시에 이동되며, 여기서 M은 렌즈(PL)의 배율(통상적으로, M = 1/4 또는 1/5)이다. 이러한 방식으로, 분해능을 떨어뜨리지 않고도 비교적 넓은 타겟부(C)가 노광될 수 있다.

본 명세서에 개시된 개념들은 서브 파장 피처들을 이미징하는 여하한의 일반적인 이미징 시스템을 시뮬레이션하거나 수학적으로 모델링할 수 있으며, 특히 점점 더 짧은 파장들을 생성할 수 있는 첨단(emerging) 이미징 기술들로 유용할 수 있다. 이미 사용중인 첨단 기술들로는 ArF 레이저를 사용하여 193 nm의 파장을 생성하고, 심지어 플루오린 레이저를 사용하여 157 nm의 파장도 생성할 수 있는 EUV(극자외) 리소그래피를 포함한다. 또한, EUV 리소그래피가 이 범위 내의 광자들을 생성하기 위해 고에너지 전자로 재료(고체 또는 플라즈마)를 가격(hit)하거나, 싱크로트론(synchrotron)을 이용함으로써 20 내지 5 nm 범위 내의 파장들을 생성할 수 있다.

본 발명은 다음 항목들을 이용하여 더 설명될 수 있다:

1. 리소그래피 투영 장치를 이용하여 기판 상에 디자인 레이아웃의 부분을 이미징하고 에칭 공정에 의해 기판에 디자인 레이아웃의 이미징된 부분을 전사하는 리소그래피 공정을 개선하는 컴퓨터-구현된 방법으로, 상기 방법은:

에칭 공정의 복수의 변동들 각각에 대해 리소그래피 공정의 적어도 하나의 평가 포인트의 값을 결정하는 단계;

리소그래피 공정의 특성들인 복수의 디자인 변수들의 다변수 비용 함수를 연산하는 단계 -다변수 비용 함수는 적어도 하나의 평가 포인트의 결정된 값들로부터의 편차의 함수임- ; 및

종료 조건이 만족될 때까지 디자인 변수들을 조정함으로써 리소그래피 공정의 특성들을 재구성하는 단계를 포함한다.

2. 1 항의 방법에서, 편차는 디자인 변수들의 함수이다.

3. 1 항 또는 2 항의 방법에서, 편차는 적어도 하나의 평가 포인트의 실제 또는 시뮬레이션된 값과 적어도 하나의 평가 포인트의 결정된 값 간의 차이의 함수이다.

4. 1 항 내지 3 항 중 어느 하나의 방법에서, 평가 포인트는 레지스트 이미지 또는 에어리얼 이미지 또는 디자인 레이아웃 상의 지점, 도즈, 포커스, 스루풋, 공정 윈도우, 임계 치수, 레지스트 윤곽 거리, 최악의 결함 크기, 및 최적의 포커스 시프트로부터 선택된다.

5. 1 항 내지 4 항 중 어느 하나의 방법에서, 편차는 에지 배치 오차이다.

6. 1 항 내지 5 항 중 어느 하나의 방법에서, 디자인 변수들 중 적어도 일부는 조명 소스, 디자인 레이아웃, 투영 광학기, 또는 이들의 조합의 특성들이다.

7. 1 항 내지 6 항 중 어느 하나의 방법에서, 디자인 레이아웃의 부분은: 전체 디자인 레이아웃, 클립, 임계 피처를 갖는 것으로 알려진 디자인 레이아웃의 섹션, 및 패턴 선택 방법에 의해 임계 피처가 식별된 디자인 레이아웃의 섹션으로부터 선택되는 1 이상을 포함한다.

8. 1 항 내지 7 항 중 어느 하나의 방법에서, 종료 조건은: 비용 함수의 최소화; 비용 함수의 최대화; 사전설정된 반복 횟수에 도달하는 것; 사전설정된 임계 값과 같거나 이를 넘는 비용 함수의 값에 도달하는 것; 연산 시간에 도달하는 것; 및 허용가능한 오차 한계 내의 비용 함수의 값에 도달하는 것으로부터 선택되는 1 이상을 포함한다.

9. 1 항 내지 8 항 중 어느 하나의 방법에서, 반복 재구성은 디자인 변수들 중 적어도 일부의 범위를 좌우하는 제약들과, 또는 제약들 없이 수행된다.

10. 9 항의 방법에서, 제약은: 튜닝 범위, 패터닝 디바이스 제조가능성을 통제하는 규칙, 및 디자인 변수들 간의 상호의존성으로부터 선택되는 1 이상을 포함한다.

11. 1 항 내지 10 항 중 어느 하나의 방법에서, 적어도 하나의 평가 포인트의 값을 결정하는 단계는 디자인 레이아웃의 부분에서의 패턴의 편향을 결정하는 단계를 포함한다.

12. 1 항 내지 11 항 중 어느 하나의 방법에서, 디자인 레이아웃은 어시스트 피처를 포함하고, 어시스트 피처는 SRAF(Sub Resolution Assist Feature) 및/또는 PRAF(Printable Resolution Assist Feature)를 포함한다.

13. 리소그래피 투영 장치를 이용하여 기판 상에 디자인 레이아웃의 부분을 이미징하고 에칭 공정에 의해 기판에 디자인 레이아웃의 이미징된 부분을 전사하는 리소그래피 공정을 개선하는 컴퓨터-구현된 방법으로, 상기 방법은:

에칭 공정의 복수의 변동들 각각에 대해 리소그래피 공정의 적어도 하나의 평가 포인트의 값을 결정하는 단계;

리소그래피 공정의 특성들인 복수의 디자인 변수들의 다변수 비용 함수를 연산하는 단계 -다변수 비용 함수는 적어도 하나의 평가 포인트의 결정된 값들로부터의 편차의 함수이고, 복수의 디자인 변수들은 적어도 하나의 평가 포인트를 포함함- ; 및

종료 조건이 만족될 때까지 디자인 변수들을 조정함으로써 리소그래피 공정의 특성들을 재구성하는 단계를 포함한다.

14. 13 항의 방법에서, 평가 포인트는 레지스트 이미지 또는 에어리얼 이미지 또는 디자인 레이아웃 상의 지점, 도즈, 포커스, 스루풋, 공정 윈도우, 임계 치수, 레지스트 윤곽 거리, 최악의 결함 크기, 및 최적의 포커스 시프트로부터 선택된다.

15. 13 항 또는 14 항의 방법에서, 디자인 변수들 중 적어도 일부는 조명 소스, 디자인 레이아웃, 투영 광학기, 또는 이들의 조합의 특성들이다.

16. 13 항 내지 15 항 중 어느 하나의 방법에서, 디자인 레이아웃의 부분은: 전체 디자인 레이아웃, 클립, 임계 피처를 갖는 것으로 알려진 디자인 레이아웃의 섹션, 및 패턴 선택 방법에 의해 임계 피처가 식별된 디자인 레이아웃의 섹션으로부터 선택되는 1 이상을 포함한다.

17. 13 항 내지 16 항 중 어느 하나의 방법에서, 종료 조건은: 비용 함수의 최소화; 비용 함수의 최대화; 사전설정된 반복 횟수에 도달하는 것; 사전설정된 임계 값과 같거나 이를 넘는 비용 함수의 값에 도달하는 것; 연산 시간에 도달하는 것; 및 허용가능한 오차 한계 내의 비용 함수의 값에 도달하는 것으로부터 선택되는 1 이상을 포함한다.

18. 13 항 내지 17 항 중 어느 하나의 방법에서, 반복 재구성은 디자인 변수들 중 적어도 일부의 범위를 좌우하는 제약들과, 또는 제약들 없이 수행된다.

19. 18 항의 방법에서, 제약은: 튜닝 범위, 패터닝 디바이스 제조가능성을 통제하는 규칙, 및 디자인 변수들 간의 상호의존성으로부터 선택되는 1 이상을 포함한다.

20. 13 항 내지 19 항 중 어느 하나의 방법에서, 적어도 하나의 평가 포인트의 값을 결정하는 단계는 디자인 레이아웃의 부분에서의 패턴의 편향을 결정하는 단계를 포함한다.

21. 13 항 내지 20 항 중 어느 하나의 방법에서, 디자인 레이아웃은 어시스트 피처를 포함하고, 어시스트 피처는 SRAF(Sub Resolution Assist Feature) 및/또는 PRAF(Printable Resolution Assist Feature)를 포함한다.

22. 명령어들이 기록된 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품으로, 명령어들은 컴퓨터에 의해 실행되는 경우에 앞선 항들 중 어느 하나의 방법을 구현한다.

본 명세서에 개시된 개념들은 실리콘 웨이퍼와 같은 기판 상에 이미징하기 위해 사용될 수 있지만, 개시된 개념들은 여하한 타입의 리소그래피 이미징 시스템들, 예를 들어 실리콘 웨이퍼들 이외의 기판들 상에 이미징하는 데 사용되는 것들로 사용될 수도 있다는 것을 이해하여야 한다.

본 발명의 실시형태들은 여하한의 편리한 형태로 구현될 수 있다. 예를 들어, 일 실시예가 유형 운반 매체(예를 들어, 디스크) 또는 무형 운반 매체(예를 들어, 통신 신호)일 수 있는 적절한 운반 매체 상에서 운반될 수 있는 1 이상의 적절한 컴퓨터 프로그램에 의해 구현될 수 있다. 본 발명의 실시예들은, 명확하게는 본 명세서에서 설명된 바와 같은 방법을 구현하도록 배치되는 컴퓨터 프로그램을 실행하는 프로그램가능한 컴퓨터의 형태를 취할 수 있는 적절한 장치를 이용하여 구현될 수 있다.

상기 서술내용은 예시를 위한 것이지, 제한하려는 것이 아니다. 따라서, 당업자라면 아래에 설명되는 청구항들의 범위를 벗어나지 않고 서술된 바와 같이 실시예들에 대한 변형예가 행해질 수도 있음을 이해할 것이다.