技术领域
[0001] 本
发明涉及
半导体领域，特别涉及一种基于DTSCR的
瞬态电压抑制器。
背景技术
[0002] 随着半导体器件日趋小型化、高
密度、多功能，而且便携式产品(如手机、平板等移动终端)对
主板尺寸要求比较严格，常常需要将主
板面积控制在很小的程度，因此很容易受到
静电放电(Electro-Static discharge, ESD)的影响，从而导致核心
电路瘫痪。
[0003] 在CMOS工艺下的
二极管触发的
硅控
整流器(diode-triggered-Silicon controlled rectifier,DTSCR)广泛应用于MOS工艺的ESD保护，其在人体放电模式(Human-Body Model,HBM)事件下能起到有效的ESD保护作用。
[0004] 但是DTSCR在组件充电模式(Charged-Device Model,CDM)事件下DTSCR 却不能起到有效的静电保护作用，这主要是因为CDM事件的特点是速度快、过充大，所以会造成高瞬态过冲电压，而传统的DTSCR开启时间较长，在 CDM事件到来时不能有效的抑制瞬态过冲电压，导致栅
氧化层击穿从而造成内部核心电路的瘫痪。
发明内容
[0006] 鉴于上述现有技术的不足之处，本发明的目的在于提供一种基于DTSCR 的瞬态电压抑制器，通过在P阱和第一N阱之间增设第一有源注入区，使得SCR部分的
雪崩
击穿电压降低，从而在CDM事件中的过冲电压到来时迅速开启，从而抑制瞬态电压过冲现象。
[0007] 为了达到上述目的，本发明采取了以下技术方案：
[0008] 本发明提供一种基于DTSCR的瞬态电压抑制器，其特征在于，包括P 衬底，所述P衬底上依次设置有P阱、第一N阱、第二N阱和第三N阱，所述P阱与第一N阱相连，所述P阱、第一N阱、第二N阱和第三N阱上均设置有P+有源注入区和N+有源注入区，所述P阱与第一N阱之间还增设有第一有源注入区。本发明通过在P阱和第一N阱之间增设第一有源注入区，使得SCR部分的
雪崩击穿电压降低，从而在CDM事件中的过冲电压到来时迅速开启，从而抑制瞬态电压过冲现象。
[0009] 所述第一有源注入区为第一P+有源注入区或第一N+有源注入区。
[0010] 所述P阱上设置有第二P+有源注入区和第二N+有源注入区。
[0011] 所述第二P+有源注入区上设置有第一金属区，所述第二N+有源注入区上设置有第二金属区；所述第二P+有源注入区和第二N+有源注入区分别通过所述第一金属区和所述第二金属区相连并接地。
[0012] 所述第一N阱上设置有第三P+有源注入区和第三N+有源注入区。
[0013] 所述第三P+有源注入区上设置有第三金属区，所述第三N+有源注入区上设置有第四金属区；所述第三P+有源注入区通过第三金属区与静电输入端连接。
[0014] 所述第二N阱上设置有第四P+有源注入区和第四N+有源注入区。
[0015] 所述第四P+有源注入区上设置有第五金属区，所述第四N+有源注入区上设置有第六金属区；所述第三N+有源注入区与第四P+有源注入区通过所述第四金属去和第五金属区相连。
[0016] 所述第三N阱上设置有第五P+有源注入区和第五N+有源注入区。
[0017] 所述第五P+有源注入区上设置有第七金属区，所述第五N+有源注入区上设置有第八金属区；所述第四N+有源注入区与所述第五P+有源注入区通过所述第六金属区和第七金属区相连，所述第五N+有源注入区通过第八金属区接地。
[0018] 相较于现有技术，本发明提供的基于DTSCR的瞬态电压抑制器，包括P 衬底，所述P衬底上依次设置有P阱、第一N阱、第二N阱和第三N阱，所述P阱与第一N阱相连，所述P阱、第一N阱、第二N阱和第三N阱上均设置有P+有源注入区和N+有源注入区，所述P阱与第一N阱之间还增设有第一有源注入区。本发明通过在P阱和第一N阱之间增设第一有源注入区，使得SCR部分的雪崩击穿电压降低，从而在CDM事件中的过冲电压到来时迅速开启，从而抑制瞬态电压过冲现象。
附图说明
[0019] 图1为本发明提供的传统的DTSCR的结构图；
[0020] 图2为本发明提供的基于DTSCR的瞬态电压抑制器的结构图；
[0021] 图3本发明提供的VF-TLP测试系统的等效原理图；
[0022] 图4本发明提供的传统DTSCR与本发明中的基于DTSCR的瞬态电压抑制器在VF-TLP系统下的瞬态
波形图。
具体实施方式
[0023] 本发明提供一种基于DTSCR的瞬态电压抑制器，通过在P阱和第一N 阱之间增设第一有源注入区，使得SCR部分的雪崩击穿电压降低，从而在 CDM事件中的过冲电压到来时迅速开启，从而抑制瞬态电压过冲现象。
[0024] 为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举
实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
[0025] 请参照图1，图1为本发明提供的传统DTSCR的结构图，由于传统的 DTSCR的雪崩击穿电压较高，当CDM事件到来时，需要一定时间后才能开启，该时间相较于CDM事件的电荷累积速度来说较长，因此，导致了传统的DTSCR 在CDM事件下的瞬态过冲电压较高，而且DTSCR启动相对较慢。因此，为了形成更好的ESD保护，减小DTSCR的瞬态过冲电压，本发明提供了一种基于DTSCR的瞬态电压抑制器。
[0026] 请参阅图2，本发明实施例提供一种基于DTSCR的瞬态电压抑制器，其特征在于，包括P衬底，所述P衬底上依次设置有P阱、第一N阱、第二N 阱和第三N阱，所述P阱与第一N阱相连，所述P阱、第一N阱、第二N 阱和第三N阱上均设置有P+有源注入区和N+有源注入区，所述P阱与第一N阱之间还增设有第一有源注入区200。
[0027] 具体实施时，本发明实施例中，在原有的DTSCR结构
基础上，于SCR 部分的P阱和第一N阱之间的浅
沟道隔离(shallow trench isolation， STI)处(即STI隔离区100)中掺杂额外的第一有源注入区200，进而降低了SCR的开启电压，在CDM事件到来时，SCR能够快速开启，从而通过 DTSCR中的寄生二极管将静电电压泄放到地，实现了CDM事件下的静电保护。
[0028] 具体的，由于SCR部分的雪崩击穿电压值的高低取决于P阱和第一N 阱两侧掺杂的浓度高低，P阱和第一N阱两侧掺杂浓度高，则雪崩击穿电压越高，因此在P阱和第一N阱两侧增设第一有源注入区200，提高两侧的掺杂浓度，进而使得SCR部分的雪崩击穿电压降低，使得SCR部分的开启速度比未增设第一有源区时的开启速度更快。
[0029] SCR部分的开启速度越快，越能有效抑制CDM事件下电压的过冲现象，而本发明实施例中，在SCR部分的P阱和第一N阱
接触部位的STI隔离区 100中进行N+掺杂或P+掺杂，提高P阱和第一N阱两侧的掺杂浓度，从而满足CDM事件下的快速开启条件，使SCR部分快速开启，为电路提供了良好的ESD保护，避免了电荷累积过高导致核心电路瘫痪。
[0030] 所述第一有源注入区200为第一P+有源注入区或第一N+有源注入区，第一有源注入区200使用P掺杂和N掺杂都可以有效地降低SCR部分的雪崩击穿电压使SCR迅速开启，可以达到同样的效果。
[0031] 特别的，所述P衬底为低掺杂P衬底。
[0032] 所述P阱上设置有第二P+有源注入区和第二N+有源注入区；所述第二 P+有源注入区上设置有第一金属区，所述第二N+有源注入区上设置有第二金属区；所述第二P+有源注入区和第二N+有源注入区分别通过所述第一金属区和所述第二金属区相连并接地。
[0033] 所述第一N阱上设置有第三P+有源注入区和第三N+有源注入区；所述第三P+有源注入区上设置有第三金属区，所述第三N+有源注入区上设置有第四金属区；所述第三P+有源注入区通过第三金属区与静电输入端连接。
[0034] 所述第二N阱上设置有第四P+有源注入区和第四N+有源注入区；所述第四P+有源注入区上设置有第五金属区，所述第四N+有源注入区上设置有第六金属区；所述第三N+有源注入区与第四P+有源注入区通过所述第四金属去和第五金属区相连。
[0035] 所述第三N阱上设置有第五P+有源注入区和第五N+有源注入区；所述第五P+有源注入区上设置有第七金属区，所述第五N+有源注入区上设置有第八金属区；所述第四N+有源注入区与所述第五P+有源注入区通过所述第六金属区和第七金属区相连，所述第五N+有源注入区通过第八金属区接地。
[0036] 具体实施时，本发明实施例中，所述瞬态电压抑制器通过第三P+有源注入区上的第三金属区接入静电电压，P阱和第一N阱之间增设的第一有源注入区200使SCR快速开启，并将静电电压从第三N+有源注入区上的第四金属区传至第五金属区，进入第四P+有源注入区，再从第四N+有源注入区及第六金属区传至第七金属区，最后由第五P+有源注入区，传至第五N+有源注入区并从第八金属区导入接地端。
[0037] 综上所述，本发明实施例中的瞬态电压抑制器在P阱和第一N阱之间的接触
位置处的STI隔离区100掺杂P+或N+有源注入区，掺杂的N+或P+ 降低SCR部分的P阱及第一N阱的雪崩击穿电压，降低了DTSCR结构在CDM 事件下的瞬态过冲电压。本发明实施例中的瞬态电压抑制器的结构可以在 CDM时间下快速开启，进而抑制瞬态过冲电压并将其钳位在一个安全的值，从而对内部核心电路的栅氧化层起到有效的保护作用。
[0038] 进一步的，本发明实施例通过仿真实验对所述基于DTSCR的瞬态电压抑制器进行了仿真分析：
[0039] 请参阅图3，图3为本发明提供的VF-TLP测试系统的等效原理图，提供可以有效模拟CDM事件的打击效果的超快传输线脉冲(Very-fast Transmission Line Pulsing,VF-TLP)测试系统。系统中给定输入
信号为一个电压幅值为150V的脉冲电压，上升沿的时间与下降沿的时间都设置为 0.2ns，持续时间为5ns。所述系统所产生的信号经过
串联的第一
电阻R1后，作用到待测试的ESD防护器件上，即被测器件(Device Under Test,DUT)，进而开始进行仿真实验；所述第一电阻R1的阻值为50欧姆，所述被测器件具体为传统型DTSCR或本发明中的瞬态电压抑制器。
[0040] 在CMOS工艺下，改进型的瞬态电压抑制器在内部SCR部分的P阱和第一N阱的接触位置引入P+有源注入区或N+有源注入区替代原有的STI隔离区100，在CDM事件下降低SCR部分的P阱和第一N阱雪崩击穿电压，从而实现了DTSCR结构在CDM事件下的瞬态过冲电压的抑制，改进后的瞬态电压抑制器可以有效的应对CDM事件。
[0041] 请参阅图4，所述图4为本发明提供的传统DTSCR与本发明中的基于 DTSCR的瞬态电压抑制器在VF-TLP系统下的瞬态波形。从图中可见，在瞬态电压幅值在150V的情况下，传统的DTSCR将瞬态电压抑制到18.3V，由于改进后的瞬态电压抑制器能够快速开启，即能够较早的抑制CDM事件下的静电电压，相较于传统的DTSCR，改进后的瞬态电压抑制器能够将瞬态电压抑制至14.5V，所述瞬态电压抑制器明显将瞬态电压大幅降低了，有效地为主板提供了ESD保护。上述实验在65nm、55nm以及40nmCMOS工艺
节点下得到实现，具体实施时并不局限与这三个节点。
[0042] 综上所述，本发明提供的一种基于DTSCR的瞬态电压抑制器，包括P 衬底，所述P衬底上依次设置有P阱、第一N阱、第二N阱和第三N阱，所述P阱与第一N阱相连，所述P阱、第一N阱、第二N阱和第三N阱上均设置有P+有源注入区和N+有源注入区，所述P阱与第一N阱之间还增设有第一有源注入区。本发明通过在P阱和第一N阱之间增设第一有源注入区，使得SCR部分的雪崩击穿电压降低，从而在CDM事件中的过冲电压到来时迅速开启，从而抑制瞬态电压过冲现象。
[0043] 可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的
权利要求的保护范围。
