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一种高精度的基于热阻网络的叠层芯片结温预测模型

阅读:959发布:2020-05-11

专利汇可以提供一种高精度的基于热阻网络的叠层芯片结温预测模型专利检索,专利查询,专利分析的服务。并且一种高 精度 的基于热阻网络的叠层芯片 结温 预测模型 ,首先确定芯片内部各个组件的尺寸及其热导率,并将这些参数代入相应的热阻计算公式中并计算出每个组件的热阻值;其次将热阻值代入热阻网络中,可以得到叠层芯片在不同工况下的结温预测模型,最后将结温预测值与仿真值作比较,得到两者之间的相对误差,以验证结温预测模型的准确性。本 发明 针对原先大多数叠层芯片结温预测模型效率较低、成本较高等不足,创新性地构建了叠层芯片的热阻网络模型,在所述模型中重点考虑了粘接胶的 接触 热阻以及各个芯片之间的热量耦合效应,提高了预测精度和热设计的效率,此外还降低了设计的成本。,下面是一种高精度的基于热阻网络的叠层芯片结温预测模型专利的具体信息内容。

1.一种高精度的基于热阻网络的叠层芯片结温预测模型,其特征在于:
首先确定芯片内部各个组件的尺寸及其热导率,并将这些参数代入相应的热阻计算公式中并计算出每个组件的热阻值;
其次将热阻值代入热阻网络中,可以得到叠层芯片在不同工况下的结温预测模型,最后将结温预测值与仿真值作比较,得到两者之间的相对误差,以验证结温预测模型的准确性。
2.根据权利要求1所述的一种高精度的基于热阻网络的叠层芯片结温预测模型,其特征在于:所述叠层芯片,是由多层裸片、多层芯片粘接胶、低温共烧陶瓷基板、基板粘接胶、高温共烧陶瓷基板、引脚和PCB等组成。
3.根据权利要求1所述的一种高精度的基于热阻网络的叠层芯片结温预测模型,其特征在于:所述热阻计算公式包含传导热阻、对流换热热阻以及接触热阻的计算方法,此外,还包括“热阻45°计算方法”。
4.根据权利要求3所述的一种高精度的基于热阻网络的叠层芯片结温预测模型,其特征在于:
所述传导热阻计算公式如下,用来计算叠层芯片中尺寸一致时相互叠层的平板间的热阻值;
其中,R1表示传导热阻,d表示平板的厚度,A表示热流通路的截面积,λ表示材料的热导率;
所述对流换热热阻的计算公式如下,用来计算叠层芯片中顶层的芯片上表面和PCB上、下表面到空气的热阻值;
其中,R2表示对流换热热阻,A表示热流通路的截面积,h表示对流换热系数;
所述接触热阻的计算公式主要用来计算各层粘接胶的热阻值,两种材料的界面接触是环类材料的接触,则需增加20%的接触热阻;
所述“热阻45°计算方法”用来计算基板、基座和PCB等组件的热阻值。
5.根据权利要求1所述的一种高精度的基于热阻网络的叠层芯片结温预测模型,其特征在于:根据热阻网络的拓扑关系,可以计算出其他各层芯片单独施加功率时,芯片到周围空气中的热阻值。
6.根据权利要求1所述的一种高精度的基于热阻网络的叠层芯片结温预测模型,其特征在于:在最终的结温预测模型公式中,每一层芯片的结温预测值都与施加在各层芯片上的功率有关以体现芯片间的热量耦合效应。

说明书全文

一种高精度的基于热阻网络的叠层芯片结温预测模型

技术领域

[0001] 本发明涉及一种高精度的基于热阻网络的叠层芯片结温预测模型,属于芯片封装技术领域。

背景技术

[0002] 目前芯片的发展要求是:在更紧凑、更轻薄的封装体中包含更多功能、更高功率的芯片。叠层芯片封装具有体积小、短互连、质量轻等优势,并且在改善电路性能、提高芯片集成度方面具有巨大潜,是满足芯片发展的重要封装形式。然而,叠层芯片封装在电学、材料工艺、机械和热学等领域仍然面临许多挑战。就热学挑战而言,主要的问题在于热传输路径减少、热耗散空间减小、热量较难从顶层芯片传输到PCB上进行散热以及芯片之间存在热量耦合效应等等。随着功耗的增加,芯片产热增加,结温不断升高,芯片最终过热而失效。因此,对叠层芯片进行结温的预测变得越来越重要。
[0003] 如今,大多数叠层芯片的结温预测都是通过热阻矩阵来实现的。采用热阻矩阵预测芯片的结温主要有两种方法。一种是在标准的JESD51-2环境下对芯片进行功率加载,并
得到芯片在多组实验环境下的结温,之后转化为结-空气的热阻值,最后代入热阻矩阵得到预测模型,之后就可以得到任意功率组合时芯片的结温。这种方法的不足在于成本高、测试时间长、研发周期长。另一种是在ANSYS软件中设置标准的仿真环境、建立芯片的模型、设置相应的材料参数并仿真得到规定功率组合时芯片的结温,将结温值进一步转化为热阻值并
代入热阻矩阵内便可预测芯片在其他功率组合条件下的结温。这种方法的不足在于,当芯
片的各个组件尺寸改变时,芯片的模型就要不断变化,此外,得到热阻矩阵之后,还需要对该矩阵进行线性拟合以便获得更精确的预测值,故效率降低。

发明内容

[0004] 针对现有大多数叠层芯片结温预测模型的建模繁复以及实际测量的高成本等不足,本发明提供了一种高精度的基于热阻网络的叠层芯片结温预测模型。
[0005] 一种高精度的基于热阻网络的叠层芯片结温预测模型,首先确定芯片内部各个组件的尺寸及其热导率,并将这些参数代入相应的热阻计算公式中并计算出每个组件的热阻
值;其次将热阻值代入热阻网络中,可以得到叠层芯片在不同工况下的结温预测模型,最后将结温预测值与仿真值作比较,得到两者之间的相对误差,以验证结温预测模型的准确性。
[0006] 进一步地,所述叠层芯片,是由多层裸片、多层芯片粘接胶、低温共烧陶瓷基板、基板粘接胶、高温共烧陶瓷基板、引脚和PCB等组成。
[0007] 进一步地,所述热阻计算公式包含传导热阻、对流换热热阻以及接触热阻的计算方法,此外,还包括“热阻45°计算方法”。
[0008] 进一步地,所述传导热阻计算公式如下,用来计算叠层芯片中尺寸一致时相互叠层的平板间的热阻值;
[0009]
[0010] 其中,R1表示传导热阻,d表示平板的厚度,A表示热流通路的截面积,λ表示材料的热导率;
[0011] 所述对流换热热阻的计算公式如下,用来计算叠层芯片中顶层的芯片上表面和PCB上、下表面到空气的热阻值;
[0012]
[0013] 其中,R2表示对流换热热阻,A表示热流通路的截面积,h表示对流换热系数;
[0014] 所述接触热阻的计算公式主要用来计算各层粘接胶的热阻值,两种材料的界面接触是环类材料的接触,则需增加20%的接触热阻;
[0015] 所述“热阻45°计算方法”用来计算基板、基座和PCB等组件的热阻值。
[0016] 进一步地,根据热阻网络的拓扑关系,可以计算出其他各层芯片单独施加功率时,芯片到周围空气中的热阻值。
[0017] 进一步地,在最终的结温预测模型公式中,每一层芯片的结温预测值都与施加在各层芯片上的功率有关以体现芯片间的热量耦合效应。
[0018] 本发明针对原先大多数叠层芯片结温预测模型效率较低、成本较高等不足,创新性地构建了叠层芯片的热阻网络模型,在所述模型中重点考虑了粘接胶的接触热阻以及各
个芯片之间的热量耦合效应,提高了预测精度和热设计的效率,此外还降低了设计的成本。
附图说明
[0019] 图1为实施例中叠层芯片内部结构示意图。
[0020] 图2为实施例中叠层芯片内各个组件的尺寸及其热导率示意图。
[0021] 图3为实施例中每层芯片都施加1W时芯片的温度分布图。
[0022] 图4为实施例中叠层芯片热阻网络图。
[0023] 图5为实施例中简化后的热阻网络图。
[0024] 图6为实施例中热阻网络模型中的热阻值表。
[0025] 图7为实施例中各层芯片单独施加0.5W、1W和2.5W时芯片结温预测值与仿真值的对比情况。
[0026] 图8为实施例中每层芯片都施加0.5W、1W和1.5W时芯片结温的预测值与仿真值的对比情况。

具体实施方式

[0027] 下面结合说明书附图对本发明的技术方案做进一步的详细说明。
[0028] 一种高精度的基于热阻网络的叠层芯片结温预测模型,首先确定芯片内部各个组件的尺寸及其热导率,并将这些参数代入相应的热阻计算公式中并计算出每个组件的热阻
值;其次将热阻值代入热阻网络中,可以得到叠层芯片在不同工况下的结温预测模型,最后将结温预测值与仿真值作比较,得到两者之间的相对误差,以验证结温预测模型的准确性。
[0029] 如图1所示,为叠层芯片的整体结构图,由三层裸片(die1,die2和die3)、三层芯片粘接胶(adh1,adh2和adh3)、低温共烧陶瓷基板(LTCC Substrate)、基板粘接胶(adh0)、高温共烧陶瓷基板(HTCC Substrate)、引脚(pin)和PCB等组成。芯片内部各个组件的尺寸及材料特性如图2所示。
[0030] 如图3所示,为在每层芯片上都施加1W时,芯片的温度分布云图。从中可以清晰地看出芯片的结温为97.736℃,出现在顶层芯片上,顶层芯片和底层芯片存在温度梯度,从顶层芯片到底层芯片的温度越来越低。因此,叠层芯片的大部分热量是从顶层芯片向底层芯
片传递,经过引脚传递到PCB板上,最后通过PCB往周围环境中发散出去。另外,从图中可以看出,热量在不同层芯片之间相互影响、相互耦合,进而再次提高芯片的结温。
[0031] 如图4所示,为叠层芯片的热阻网络图。计算传导热阻时,通常分为两种情况,一种是平板之间尺寸一致的相互叠层,此时需要将传热转化为一维稳态导热问题。另一种情况是当热流从截面较窄的芯片传递到截面较宽的基板时,热流与材料截面是呈45°扩散出
去的。此外,两种材料的界面接触是环氧类材料的接触,则增加20%的接触热阻。传导热阻和对流换热热阻的计算方法可分别表示为:
[0032]
[0033]
[0034] 其中,R1表示传导热阻,R2表示热流换热热阻,d表示平板的厚度,A表示热流通路的截面积,λ表示材料的热导率,h表示对流换热系数。顶层芯片通过对流的方式将热量传递到空气中的热阻记为Rdie3-air。根据传热路径以及各层芯片内部热源位置,可以得到热阻网络模型。
[0035] 为方便表示,记:
[0036] R3=Rdie3+Radh3+Radh3 contact          (3)
[0037] R2=Rdie2+Radh2+Radh2contact           (4)
[0038] R1=Rdie1+Radh1+Radh1contact           (5)
[0039] R0=RLTCCSubstrate+Radh0+Radh0contact+RHTCCSubstrate+Rpin+(RPCB+RPCB-air1)//RPCB-air2    (6)[0040] 其中,RPCB-air1表示热量从PCB上表面发散至空气中的热阻值,RPCB-air2表示热量从PCB下表面发散至空气中的热阻值,(RPCB+RPCB-air1)//RPCB-air2的含义是热量流过PCB板时,一部分热量在PCB上表面散发出去,另一部分通过PCB板后在PCB下表面进行散热,这两个过程是同时发生的,因此采用并联的方式表示。顶层芯片die3产生的热量主要有两条传热路径,因此die3到空气中的热阻(Rt3-air)即可由这两条路径上的热阻并联得到,记:
[0041] Rt3-air=Rdie3-air//(R3+R2+R1+R0)       (7)
[0042] 根据热阻网络的拓扑关系,可以计算出其他各层芯片单独施加功率时,芯片到周围空气中的热阻值,计算方法为:
[0043] Rt2-air=(Rdie3-air+R3)//(R2+R1+R0)         (8)
[0044] Rt1-air=(Rdie3-air+R3+R2)//(R1+R0)        (9)
[0045] 如图5所示,为简化后的热阻网络图,即利用式(7)~(9),将图4化简。其中r3=Rt3-air-Rt2-air,r2=Rt2-air-Rt1-air。最终芯片的结温计算公式为:
[0046] T1=Rt1-air·(P1+P2+P3)+Tair          (10)
[0047] T2=T1+r2·(P2+P3)            (11)
[0048] T3=T2+r3·P3               (12)
[0049] 其中,T1,T2和T3分别表示底层芯片,中间层芯片和顶层芯片的结温预测值。P1,P2和P3分别是施加在底层芯片,中间层芯片和顶层芯片的功率值,Tair表示周围环境温度。结温预测值T1,T2和T3都与各层芯片的功耗相关,体现了热量耦合效应。
[0050] 由式(1)和式(2)计算各层芯片的热阻值以及顶层芯片上表面和PCB的上、下表面的对流换热热阻值。基板、基板粘接胶、基座和PCB等部分根据“热阻45°计算方法”来计算,此外,各层粘接胶均为环氧材料,故增加20%的接触热阻。选取具有代表性的组件进行热阻值的计算,计算过程为:
[0051]
[0052]
[0053] Radh3contact=0.2×Radh3=1.386(℃/W)
[0054]
[0055] 其他组件的热阻计算过程与上面的过程类似,因此不再详细叙述。最终得到的热阻网络模型中所有的热阻值如图6所示。
[0056] 利用式(3)~(9),可以得到Rt1-air=18.914(℃/W),r2=4.136(℃/W),r3=8.348(℃/W)。再将这些数值代入式(10)~(12),就可以得到最终的预测模型:
[0057] T1=18.914·(P1+P2+P3)+Tair
[0058] T2=T1+4.136·(P2+P3)
[0059] T3=T2+8.348·P3
[0060] 在得到叠层芯片结温预测模型之后,还需要进行模型验证以证明所述模型的合理性。图7分别代表各层芯片单独施加0.5W、1W和2.5W时芯片结温预测值与仿真值的对比情
况,图8代表的是每层芯片都施加0.5W、1W和1.5W时芯片结温的预测值与仿真值的对比情
况。
[0061] 可以发现,计算值与仿真值的相对误差最大为-4.35%,不超过4.5%,验证了所述模型具有高可靠性。
[0062] 以上所述仅为本发明的较佳实施方式,本发明的保护范围并不以上述实施方式为限,但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化,皆应纳入权
利要求书中记载的保护范围内。
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