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高速正交时钟产生装置及方法

阅读：948发布：2023-12-20

专利汇可以提供高速正交时钟产生装置及方法专利检索，专利查询，专利分析的服务。并且一种正交时钟产生装置及方法，所述正交时钟产生装置配置以接收两相输入时钟并输出四相输出时钟，包含：第一及第二数据锁存器，配置为具有根据通过四相准位移置时钟的连接的负反馈的环状拓扑，第一数据锁存器配置以接收准位移置时钟的第四及第二相位，并根据输入时钟的第一相位输出输出时钟的第一及第三相位以及准位移置时钟的第一及第三相位，第二数据锁存器配置以接收准位移置时钟的第一及第三相位，并根据输入时钟的第二相位输出输出时钟的第二及第四相位以及准位移置时钟的第二及第四相位。，下面是高速正交时钟产生装置及方法专利的具体信息内容。

权利要求

1.一种正交时钟产生装置，配置以接收一两相输入时钟并输出一四相输出时钟，该正交时钟产生装置包含：
一第一数据锁存器以及一第二数据锁存器，配置为具有根据通过一四相准位移置时钟的连接的一负反馈的一环状拓扑，该第一数据锁存器配置以接收该准位移置时钟的一第四相位以及一第二相位，并根据该输入时钟的一第一相位输出该输出时钟的一第一相位以及一第三相位以及该准位移置时钟的一第一相位以及一第三相位，该第二数据锁存器配置以接收该准位移置时钟的该第一相位以及该第三相位，并根据该输入时钟的一第二相位输出该输出时钟的一第二相位以及一第四相位以及该准位移置时钟的该第二相位以及该第四相位。
2.如权利要求1所述的正交时钟产生装置，其中该第一数据锁存器以及该第二数据锁存器是由一结构单元所实现，该结构单元包含：
一差分对，配置以通过两个输入引脚接收一差分输入信号，并通过两个输出引脚输出一差分信号；
一交耦叠接对，配置以作为该差分对的一再生负载，并通过两个准位移置输出引脚输出一差分准位移置信号；以及
一开关，由通过一致能引脚接收的一致能信号控制，配置以根据该致能信号在特定情形下致能该差分对。
3.如权利要求2所述的正交时钟产生装置，其中该输出时钟的该第一相位以及该第三相位是由该第一数据锁存器的所述两个输出引脚输出；
该准位移置时钟的该第一相位以及该第三相位是由该第一数据锁存器的所述两个准位移置输出引脚输出；
该输出时钟的该第二相位及该第四相位是由该第二数据锁存器的所述两个输出引脚输出；
该四相准位移置时钟的该第二相位及该第四相位是由该第二数据锁存器的所述两个准位移置输出引脚输出；
该第一数据锁存器通过所述两个输入引脚接收该准位移置时钟的该第二相位以及该第四相位，并通过该致能引脚接收该输入时钟的该第一相位；以及
该第二数据锁存器通过所述两个输入引脚接收该准位移置时钟的该第一相位以及该第三相位，并通过该致能引脚接收该输入时钟的该第二相位。
4.如权利要求2所述的正交时钟产生装置，其中该交耦叠接对包含一第一叠接放大器以及一第二叠接放大器，该第一叠接放大器包含一第一增益放大装置以及一第一叠接装置，该第二叠接放大器包含一第二增益放大装置以及一第二叠接装置。
5.如权利要求4所述的正交时钟产生装置，其中该差分准位移置信号是来自该第一叠接装置的源极以及该第二叠接装置的源极。
6.如权利要求2所述的正交时钟产生装置，其中该差分对以及该开关由第一型的多个金属氧化物半导体晶体管装置形成，且该交耦叠接对是由第二型的多个金属氧化物半导体晶体管装置形成。
7.如权利要求6所述的正交时钟产生装置，其中该第一型的所述金属氧化物半导体晶体管装置为N型金属氧化物半导体晶体管，且该第二型的所述金属氧化物半导体晶体管装置为P型金属氧化物半导体晶体管。
8.如权利要求6所述的正交时钟产生装置，其中该第一型的所述金属氧化物半导体晶体管装置为P型金属氧化物半导体晶体管，且该第二型的所述金属氧化物半导体晶体管装置为N型金属氧化物半导体晶体管。
9.一种正交时钟产生方法，包含：
使用一第一数据锁存器，配置以接收一四相准位移置时钟的一第四相位以及一第二相位，并根据两相输入时钟的一第一相位输出一四相输出时钟的一第一相位以及一第三相位以及该四相准位移置时钟的一第一相位以及一第三相位；以及
使用一第二数据锁存器，配置以接收该四相准位移置时钟的该第一相位以及该第三相位，并根据该两相输入时钟的一第二相位输出该四相输出时钟的一第二相位以及一第四相位以及该四相准位移置时钟的该第二相位以及该第四相位。
10.如权利要求9所述的正交时钟产生方法，其中该第一数据锁存器以及该第二数据锁存器是由一结构单元所实现，该结构单元包含：
一差分对，配置以通过两个输入引脚接收一差分输入信号，并通过两个输出引脚输出一差分信号；
一交耦叠接对，配置以作为该差分对的一再生负载，并通过两个准位提升准位移置输出引脚输出一差分准位提升准位移置信号；以及
一开关，由通过一致能引脚接收的一致能信号控制，配置以根据该致能信号在特定情形下致能该差分对。

说明书全文

高速正交时钟产生装置及方法

技术领域

[0001] 本发明涉及一种正交时钟产生技术，且特别涉及一种正交时钟产生装置及方法。

背景技术

[0002] 四相时钟广为应用在无线收发器中。图1A示出先前技艺现有技术正交时钟产生装置100的示意图。正交时钟产生装置100配置以接收包含第一相位CK及第二相位CB的两相输入时钟，并输出包含第一相位X1、第二相位X2、第三相位X3以及第四相位X4的四相输出时钟。正交时钟产生装置100包含第一数据锁存器101及第二数据锁存器102，配置为具有负反馈的环状拓扑，其中两个数据锁存器各具有两个标示为D+及D-的输入引脚、两个标示为Q+及Q-的输出引脚以及一个标示为E的致能引脚。第一(第二)数据锁存器101(102)从二两个输入引脚D+及D-分别接收第四相位X4(第一相位X1)及第二相位X2(第三相位X3)，分别从二两个输出引脚Q+及Q-输出第一相位X1(第二相位X2)及第三相位X3(第四相位X4)，并通过致能引脚E根据第一相位CK(第二相位CB)工作。图1B示出一个可用以实现数据锁存器101以及102的数据锁存器120的示意图。数据锁存器120包含差分对121、交耦对122以及开关123。在本发明中，VDD均指供应电压。差分对121包含第一N型金属氧化物半导体晶体管121A以及第二N型金属氧化物半导体晶体管121B，配置以通过两个输入引脚D+及D-接收差分输入信号，并通过两个输出引脚Q+及Q-输出差分输出信号。交耦对122包含第一P型金属氧化物半导体晶体管
122A以及第二P型金属氧化物半导体晶体管122B。第一P型金属氧化物半导体晶体管122A在引脚Q+接收电压，并在引脚Q-再生电压。第二P型金属氧化物半导体晶体管122B在引脚Q-接收电压，并在引脚Q+再生电压。开关123包含第三N型金属氧化物半导体晶体管123A，由自致能引脚E接收的控制信号所控制，并配置以在致能时提供差分对121一个放电路径。当自致能引脚E接收的控制信号为高态(低态)时，开关123为导通(关闭)，以允许(不允许)差分对
121更新交耦对122的状态。因此，当数据锁存器在活动(静止)状态时，可更新(锁存)交耦对
122的状态。

[0003] 图1C示出正交时钟产生装置100的范例性时序图。在此，T为第一相位CK及第二相位CB的周期。如图所示，第一相位X1、第二相位X2、第三相位X3以及第四相位X4均具有2T周期，第二相位X2在第一相位X1的T/2后，第三相位X3在第二相位X2的T/2后，第四相位X4在第三相位X3的T/2后。借此，可产生正交时钟，其中四个相位平均地在时间上相间隔，并在两个相邻相位间相差90度(时钟周期的1/4)。

[0004] 现有的正交时钟产生装置100具有基本的问题。第一数据锁存器101的输出为第二数据锁存器102的输入，反之亦然。然而，输入装置(例如图1B所示的两个N型金属氧化物半导体晶体管121A以及121B)与输出装置(例如两个P型金属氧化物半导体晶体管122A以及122B)为相反的形态。输入装置通常偏好较高的交越点，以使其容易打开，而输出装置通常偏好较低的交越点，以使其容易打开。由于其中一个数据锁存器的输出为另一个数据锁存器的输入，且输入装置和输出装置为相反的形态，如果使电路设计为第一数据锁存器101而有利于输出装置，此设计将对第二数据锁存器102的输入装置不利。反之亦然。

[0005] 因此，如何设计一个新的正交时钟产生装置及方法，以解决上述必须在输入装置或输出装置择一的基本困境，乃为此一业界亟待解决的问题。

发明内容

[0006] 因此，本发明的一实施方式是在于提供一种正交时钟产生装置，配置以接收两相输入时钟并输出四相输出时钟，正交时钟产生装置包含：第一数据锁存器以及第二数据锁存器。第一数据锁存器以及第二数据锁存器配置为具有根据通过四相准位移置时钟(level-shifted clock)的连接的负反馈的环状拓扑(ring topology)，第一数据锁存器配置以接收准位移置时钟的第四相位以及第二相位，并根据输入时钟的第一相位输出输出时钟的第一相位以及第三相位以及准位移置时钟的第一相位以及第三相位，第二数据锁存器配置以接收准位移置时钟的第一相位以及第三相位，并根据输入时钟的第二相位输出输出时钟的第二相位以及第四相位以及准位移置时钟的第二相位以及第四相位。

[0007] 本发明的另一实施方式是在于提供一种正交时钟产生方法，包含：使用第一数据锁存器，配置以接收四相准位移置时钟的第四相位以及第二相位，并根据两相输入时钟的第一相位输出四相输出时钟的第一相位以及第三相位以及四相准位移置时钟的第一相位以及第三相位；以及使用第二数据锁存器，配置以接收四相准位移置时钟的第一相位以及第三相位，并根据两相输入时钟的第二相位输出四相输出时钟的第二相位以及第四相位以及四相准位移置时钟的第二相位以及第四相位。

[0008] 应用本发明的优点在于使输入端及输出端具有适合其元件形态的交越点，解决现有的正交时钟产生装置中必须在输入装置或输出装置择一的基本困境。附图说明

[0009] 图1A示出现有技术中正交时钟产生装置的示意图；

[0010] 图1B示出数据锁存器的示意图；

[0011] 图1C示出图1A的现有技术中的正交时钟产生装置的范例性时序图；

[0012] 图2A示出本发明第一实施例中，正交时钟产生装置的示意图；

[0013] 图2B示出P型数据锁存器的示意图；

[0014] 图3A示出本发明第二实施例中，正交时钟产生装置的示意图；

[0015] 图3B示出N型数据锁存器的示意图；

[0016] 图4示出本发明第三实施例中，正交时钟产生装置的示意图；

[0017] 图5A示出准位移置电路的示意图；

[0018] 图5B示出可用以实现图5A的准位移置电路的准位移置器的示意图；

[0019] 图6A示出由图5A的准位移置电路产生的第一两相输入时钟及第二两相输入时钟的模拟波形图；

[0020] 图6B示出图4的正交时钟产生装置的第一半部的四相准位移置时钟的模拟波形图；

[0021] 图6C示出图4的正交时钟产生装置的第二半部的四相准位移置时钟的模拟波形图；

[0022] 图6D示出图4的正交时钟产生装置的四相输出时钟的模拟波形图；以及

[0023] 图7示出本发明一实施例中，正交时钟产生方法的流程图。

[0024] 符号说明

[0025] 100：正交时钟产生装置

[0026] 101：第一数据锁存器

[0027] 102：第二数据锁存器

[0028] 120：数据锁存器

[0029] 121：差分对

[0030] 121A：第一N型金属氧化物半导体晶体管

[0031] 121B：第二N型金属氧化物半导体晶体管

[0032] 122：交耦对

[0033] 122A：第一P型金属氧化物半导体晶体管

[0034] 122B：第二P型金属氧化物半导体晶体管

[0035] 123：开关

[0036] 123A：第三N型金属氧化物半导体晶体管

[0037] 200：正交时钟产生装置

[0038] 201：第一P型数据锁存器

[0039] 202：第二P型数据锁存器

[0040] 220：P型数据锁存器

[0041] 221：差分对

[0042] 221A：第一N型金属氧化物半导体晶体管

[0043] 221B：第二N型金属氧化物半导体晶体管

[0044] 222：交耦对

[0045] 222A：第一叠接放大器

[0046] 222B：第二叠接放大器

[0047] 222A1：第一P型金属氧化物半导体晶体管

[0048] 222A2：第二P型金属氧化物半导体晶体管

[0049] 222B1：第三P型金属氧化物半导体晶体管

[0050] 222B2：第四P型金属氧化物半导体晶体管

[0051] 223：开关

[0052] 223A：第三N型金属氧化物半导体晶体管

[0053] 300：正交时钟产生装置

[0054] 301：第一N型数据锁存器

[0055] 302：第二N型数据锁存器

[0056] 320：N型数据锁存器

[0057] 321：差分对

[0058] 321A：第一P型金属氧化物半导体晶体管

[0059] 321B：第二P型金属氧化物半导体晶体管

[0060] 322：交耦对

[0061] 322A：第一叠接放大器

[0062] 322B：第二叠接放大器

[0063] 322A1：第一N型金属氧化物半导体晶体管

[0064] 322A2：第二N型金属氧化物半导体晶体管

[0065] 322B1：第三N型金属氧化物半导体晶体管

[0066] 322B2：第四N型金属氧化物半导体晶体管

[0067] 323：开关

[0068] 400：正交时钟产生装置

[0069] 411、412：P型数据锁存器

[0070] 420：第二半部

[0071] 421、422：N型数据锁存器

[0072] 500：准位移置电路

[0073] 501：第一准位移置器

[0074] 502：第二准位移置器

[0075] 510：准位移置器

[0076] 511A：第一电容

[0077] 511B：第二电容

[0078] 512A：第一P型金属氧化物半导体晶体管

[0079] 512B：第一N型金属氧化物半导体晶体管

[0080] 513：第三电阻513A：第二P型金属氧化物半导体晶体管

[0081] 513B：第二N型金属氧化物半导体晶体管

[0082] 514A：第一电阻

[0083] 514B：第二电阻

[0084] 700：流程图

[0085] 710-730：步骤

[0086] B+、CK、C+、K+：第一相位

[0087] B-、CB、C-、K-：第二相位

[0088] E：致能引脚

[0089] D+、D-、I、I+、I-：输入引脚

[0090] E-：低态有效致能引脚

[0091] E+：高态有效致能引脚

[0092] Oh：准位提高输出引脚

[0093] N+、N-、P+、P-：准位移置输出引脚

[0094] Ol：准位降低输出引脚

[0095] O+、O-、Q+、Q-：输出引脚

[0096] P1、Q1、U1、V1、X1、Y1：第一相位

[0097] P2、Q2、U2、V2、X2、Y2：第二相位

[0098] P3、Q3、U3、V3、X3、Y3：第三相位

[0099] P4、Q4、U4、V4、X4、Y4：第四相位

[0100] T：周期

[0101] VDD：供应电压

具体实施方式

[0102] 本发明涉及正交时钟产生技术。本说明书描述本发明中被视为优选实施方式的多个实施例，然而须注意的是，本发明可由多种方法实现，不为下述的特定实施例或是这些范例中的任何特征的特定实施方式所限。于其他范例中，本领域技术人员所熟知的细节并未示出或是描述，以避免模糊本公开的焦点。

[0103] 本说明书使用多个本领域技术人员所熟知与微电子学相关的术语和基本概念，例如电源节点、接地节点、反向器、电压、互补式金属氧化物半导体晶体管(complementary metal oxide semiconductor；CMOS)、P型通道金属氧化物半导体晶体管(P-channel metal oxide semiconductor；PMOS)、N型通道金属氧化物半导体晶体管(N-channel metal oxide semiconductor；PMOS)、电阻、电容、相位、时钟、信号、负载、叠接(cascode)、增益、共源极、偏压(bias)、自偏压(self-bias)、交流电、直流电、交耦(cross-coupling)、再生负载、锁存器、差分信号、差分对以及开关。

[0104] 类似这样的术语和基本概念，可为本领域技术人员所能了解，因此不再于此详细解释。本领域技术人员亦能认知P型及N型金属氧化物半导体晶体管的符号，识别其源极、栅极以及漏极的端点，并了解例如千欧姆(kilo-Ohm；KOhm)、飞法拉(femto-Farad；fF)、纳米(nanometer；nm)以及微米(micron)而无需解释。

[0105] 本发明是以工程的角度说明，而非严谨的数学角度。举例而言，A等于B表示A和B间的差异小于工程上的容许误差。

[0106] 在本发明中，接地节点是作为零电压电位的参考节点。电源节点是以VDD表示。时钟是周期性在低电位(例如0伏特)和高电位(例如供应电源节点的电位VDD，或简称VDD)摆荡的电压信号。在一实施范例中，本发明是使用28纳米互补式金属氧化物半导体晶体管工艺进行制造，且VDD为1.05伏特，但这并不是非此莫可的。

[0107] 图2A示出本发明第一实施例中，正交时钟产生装置200的示意图。正交时钟产生装置200配置以接收包含第一相位C+及第二相位C-的两相输入时钟，且输出包含第一相位U1、第二相位U2、第三相位U3及第四相位U4的四相输出时钟。为了内部连接的传输，正交时钟产生装置200也产生包含第一相位P1、第二相位P2、第三相位P3及第四相位P4的四相准位移置时钟。正交时钟产生装置200包含第一P型数据锁存器201以及第二P型数据锁存器202，配置为具有负反馈的环状拓扑(ring topology)。其中两个P型数据锁存器各具有两个标示为I+及I-的输入引脚、两个标示为O+及O-的输出引脚、两个标示为P+及P-的准位移置输出引脚以及一个标示为E+的高态有效(active-high)致能引脚。第一(第二)P型数据锁存器201(202)从高态有效致能引脚E+接收第一相位C+(第二相位C-)，分别从两个输入引脚I+及I-接收第四相位P4(第一相位P1)及第二相位P2(第三相位P3)，分别从两个输出引脚O+及O-输出第一相位U1(第二相位U2)及第三相位U3(第四相位U4)，并分别从两个准位移置输出引脚P+及P-输出第一相位P1(第二相位P2)及第三相位P3(第四相位P4)。图2B示出一个可用以实现第一P型数据锁存器201以及第二P型数据锁存器202的P型数据锁存器220的示意图。P型数据锁存器220包含差分对221、交耦叠接对222以及开关223。差分对221包含第一N型金属氧化物半导体晶体管221A以及第二N型金属氧化物半导体晶体管221B，配置以通过两个输入引脚I+及I-接收差分输入信号，并通过两个输出引脚O+及O-输出差分输出信号。交耦叠接对222包含第一叠接放大器222A以及第二叠接放大器222B，配置为交耦拓扑，以作为差分对221的再生负载。其中第一叠接放大器222A在引脚O+接收电压，并在引脚O-再生电压。第二叠接放大器222B在引脚O-接收电压，并在引脚O+再生电压。

[0108] 第一(第二)叠接放大器222A(222B)包含配置以自引脚O+(O-)接收输入的第一(第三)P型金属氧化物半导体晶体管222A1(222B1)，以及配置以于引脚O-(O+)产生再生输出的第二(第四)P型金属氧化物半导体晶体管222A2(222B2)。P型金属氧化物半导体晶体管222A1及222B1作用为共源极增益放大装置，而P型金属氧化物半导体晶体管222A2及222B2作用为叠接装置。两个准位移置输出引脚P+及P-分别连接至P型金属氧化物半导体晶体管
222A2的源极以及P型金属氧化物半导体晶体管222B2的源极。由于使用两个叠接装置(亦即P型金属氧化物半导体晶体管222A2及222B2)，两个准位移置输出引脚P+及P-的电压将比两个输出端O+及O-的电压高，并因而具有较高的交越点(crossover point)。这也适用于P型数据锁存器201以及202。第一P型数据锁存器201的准位移置输出即为第二P型数据锁存器202的输入，反之亦然。由于输入端具有较高的交越点，对于输入装置(例如N型金属氧化物半导体晶体管221A及221B)是较佳的配置方式。另一方面，输出是由叠接装置(例如P型金属氧化物半导体晶体管222A2及222B2)的漏极所获得，具有较低的交越点。由于输出具有较低的交越点，对于输出装置(例如叠接放大器222A及222B)是较佳的配置方式。这样的方式解决现有的正交时钟产生装置100中必须在输入装置或输出装置择一的基本困境。

[0109] 在非用以限制本发明的范例中，N型金属氧化物半导体晶体管221A、221B及223A的宽长比分别为2.4微米/30纳米、2.4微米/30纳米以及7.2微米/30纳米。P型金属氧化物半导体晶体管222A1及222B1的宽长比均为3.12微米/30纳米。P型金属氧化物半导体晶体管222A2及222B2的宽长比均为1.56微米/30纳米。

[0110] 图3A示出本发明第二实施例中，正交时钟产生装置300的示意图。正交时钟产生装置300配置以接收包含第一相位K+及第二相位K-的两相输入时钟，且输出包含第一相位V1、第二相位V2、第三相位V3及第四相位V4的四相输出时钟。为了内部连接的传输，正交时钟产生装置200也产生包含第一相位Q1、第二相位Q2、第三相位Q3及第四相位Q4的四相准位移置时钟。正交时钟产生装置300包含第一N型数据锁存器301以及第二N型数据锁存器302，配置为具有负反馈的环状拓扑。其中两个N型数据锁存器各具有两个标示为I+及I-的输入引脚、两个标示为O+及O-的输出引脚、两个标示为N+及N-的准位移置输出引脚以及一个标示为E-的低态有效(active-low)致能引脚。第一(第二)N型数据锁存器301(302)从低态有效致能引脚E-接收第二相位K-(第一相位K+)，分别从两个输入引脚I+及I-接收第四相位Q4(第一相位Q1)及第二相位Q2(第三相位Q3)，分别从两个输出引脚O+及O-输出第一相位V1(第二相位V2)及第三相位V3(第四相位V4)，并分别从两个准位移置输出引脚N+及N-输出第一相位Q1(第二相位Q2)及第三相位Q3(第四相位Q4)。图3B示出一个可用以实现第一N型数据锁存器301以及第二N型数据锁存器302的N型数据锁存器320的示意图。N型数据锁存器320包含差分对321、交耦叠接对322以及开关323。差分对321包含第一P型金属氧化物半导体晶体管321A以及第二P型金属氧化物半导体晶体管321B，配置以通过两个输入引脚I+及I-接收差分输入信号，并通过两个输出引脚O+及O-输出差分输出信号。交耦叠接对322包含第一叠接放大器322A以及第二叠接放大器322B，配置为交耦拓扑，以作为差分对321的再生负载。其中第一叠接放大器322A在引脚O+接收电压，并在引脚O-再生电压。第二叠接放大器322B在引脚O-接收电压，并在引脚O+再生电压。第一(第二)叠接放大器322A(322B)包含配置以自引脚O+(O-)接收输入的第一(第三)N型金属氧化物半导体晶体管322A1(322B1)，以及配置以于引脚O-(O+)产生再生输出的第二(第四)N型金属氧化物半导体晶体管322A2(322B2)。N型金属氧化物半导体晶体管322A1及322B1作用为共源极增益放大装置，而N型金属氧化物半导体晶体管322A2及322B2作用为叠接装置。两个准位移置输出引脚N-及N+分别连接至N型金属氧化物半导体晶体管322A2的源极以及N型金属氧化物半导体晶体管322B2的源极。由于使用两个叠接装置(亦即N型金属氧化物半导体晶体管322A2及322B2)，两个准位移置输出引脚N-及N+的电压将比两个输出端O-及O+的电压低，并因而具有较低的交越点(crossover point)。这也适用于N型数据锁存器301以及302。第一N型数据锁存器301的准位移置输出即为第二N型数据锁存器302的输入，反之亦然。由于输入端具有较低的交越点，对于输入装置(例如P型金属氧化物半导体晶体管321A及321B)是较佳的配置方式。另一方面，输出是由叠接装置(例如P型金属氧化物半导体晶体管322A2及322B2)的漏极所获得，具有较高的交越点。由于输出具有较高的交越点，对于输出装置(例如叠接放大器322A及322B)是较佳的配置方式。这样的方式解决现有的正交时钟产生装置100中必须在输入装置或输出装置择一的基本困境。

[0111] 需注意的是，图3A所示的第二实施例是与图2A所示的第一实施例互补。

[0112] 在非用以限制本发明的范例中，P型金属氧化物半导体晶体管321A、321B及323A的宽长比分别为3.12微米/30纳米、3.12微米/30纳米以及9.36微米/30纳米。N型金属氧化物半导体晶体管322A1及322B1的宽长比均为2.4微米/30纳米。N型金属氧化物半导体晶体管322A2及322B2的宽长比均为1.2微米/30纳米。

[0113] 图4示出本发明第三实施例中，正交时钟产生装置400的示意图。正交时钟产生装置400配置以接收第一两相输入时钟(包含第一相位C+及第二相位C-)以及第二两相输入时钟(包含第一相位K+及第二相位K-)，并输出包含第一相位Y1、第二相位Y2、第三相位Y3及第四相位Y4的四相输出时钟。正交时钟产生装置400包含第一半部410和第二半部420，其中第一半部410和图2A的正交时钟产生装置200相同，第二半部420和图3A的正交时钟产生装置300相同，然而由第一半部410产生的四相输出时钟(在先前是指在正交时钟产生装置200中包含第一相位U1、第二相位U2、第三相位U3及第四相位U4的四相输出时钟)以及由第二半部420产生的四相输出时钟(在先前是指在正交时钟产生装置300中包含第一相位V1、第二相位V2、第三相位V3及第四相位V4的四相输出时钟)在此则相结合并形成包含第一相位Y1、第二相位Y2、第三相位Y3及第四相位Y4的四相输出时钟。第一半部410包含两个P型数据锁存器411及412，配置为具有负反馈的环状拓扑，而第二半部420包含两个N型数据锁存器421及422，配置为具有负反馈的环状拓扑。于一实施例中，第一两相输入时钟(第一相位C+及第二相位C-)与第二两相输入时钟(包含第一相位K+及第二相位K-)为相同。于另一实施例中，第一两相输入时钟(第一相位C+及第二相位C-)与第二两相输入时钟(包含第一相位K+及第二相位K-)是利用图5A所示的准位移置电路500产生的共同两相时钟(第一相位B+及第二相位B-)所衍生。
准位移置电路500包含配置以接收第一相位B+并输出第一相位C+及第一相位K+的第一准位移置器501，以及配置以接收第二相位B-并输出第二相位C-及第二相位K-的第二准位移置器
502。两个准位移置器501及502各具有标示为I的输入引脚，标示为Oh的准位提高输出引脚以及标示为Ol的准位降低输出引脚。第一(第二)准位移置器501(502)通过输入引脚i接收第一相位B+(第二相位B-)，并分别通过准位提高输出引脚Oh和准位降低输出引脚Ol输出第一相位C+(第二相位C-)及第一相位K+(第二相位K-)。图5B示出一个可用以实现准位移置器
501及502的准位移置器510的示意图。准位移置器510包含第一电容511A、第二电容511B、第一电阻514A、第二电阻514B、第三电阻513、第一P型金属氧化物半导体晶体管512A以及第一N型金属氧化物半导体晶体管512B。在非用以限制本发明的范例中，第三电阻513是由并联的第二P型金属氧化物半导体晶体管513A以及第二N型金属氧化物半导体晶体管513B所实现。P型金属氧化物半导体晶体管512A以及N型金属氧化物半导体晶体管512B形成反相器，配置以通过交流耦合的方式，从引脚I接收输入。其中，电容511A及电容511B分别提供从引脚I到P型金属氧化物半导体晶体管512A以及N型金属氧化物半导体晶体管512B的栅极间的交流耦合。而电阻514A和电阻514B通过自偏压的方式，分别提供P型金属氧化物半导体晶体管512A以及N型金属氧化物半导体晶体管512B的栅极的直流偏压。由于设置电阻513，P型金属氧化物半导体晶体管512A的漏极电压会比N型金属氧化物半导体晶体管512B的漏极电压高。因此，连接至P型金属氧化物半导体晶体管512A的漏极的引脚Oh可提供准位提高的输出，而连接至N型金属氧化物半导体晶体管512B的漏极的引脚Ol可提供准位降低的输出。此外，P型(N型)金属氧化物半导体晶体管512A(512B)可通过电阻514A(514B)由引脚Ol(Oh)的直流电压所偏压。由于引脚Ol(Oh)的直流电压相对较低(高)，因此可建立较佳的偏压状况。

[0114] 在非用以限制本发明的范例中，于一实施例中，电容511A及511B都是40飞法拉；电阻514A及514B均为8.5千欧姆；P型金属氧化物半导体晶体管512A及513A的宽长比分别为6.24微米/30纳米及3.12微米/30纳米，且N型金属氧化物半导体晶体管512B及513B的宽长比分别为4.8微米/30纳米及2.4微米/30纳米。

[0115] 图6A、图6B、图6C及图6D示出正交时钟产生装置400的多个模拟波形。如图6A所示，第一两相输入时钟(第一相位C+及第二相位C-)与第二两相输入时钟(包含第一相位K+及第二相位K-)具有相同的频率及相位，但第一两相输入时钟的准位较第二两相输入时钟的准位高。如图6B所示，第一半部410的四相准位移置时钟(包含第一相位P1、第二相位P2、第三相位P3及第四相位P4)的准位约位于0.26伏特及1.05伏特间，显示准位提高的特性。如图6C所示，第二半部420的四相准位移置时钟(包含第一相位Q1、第二相位Q2、第三相位Q3及第四相位Q4)的准位约位于0伏特及800毫伏特间，显示准位降低的特性。如图6D所示，四相输出时钟(包含第一相位Y1、第二相位Y2、第三相位Y3及第四相位Y4)具有0伏特至1.05伏特的全振幅。

[0116] 如图7的流程图700所示，根据本发明一实施例的正交时钟产生方法包括：(步骤710)接收两相输入时钟；(步骤720)使用第一数据锁存器，配置以接收四相准位移置时钟的第四相位以及第二相位，并根据两相输入时钟的第一相位输出四相输出时钟的第一相位以及第三相位以及四相准位移置时钟的第一相位以及第三相位；(步骤730)使用第二数据锁存器，配置以接收四相准位移置时钟的第一相位以及第三相位，并根据两相输入时钟的第二相位输出四相输出时钟的第二相位以及第四相位以及四相准位移置时钟的第二相位以及第四相位。

[0117] 虽然本公开内容已以实施方式公开如上，然其并非配置以限定本公开内容，任何本领域技术人员，在不脱离本公开内容的精神和范围内，当可作各种的变动与润饰，因此本公开内容的保护范围当视权利要求所界定者为准。

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