技术领域
[0001] 本
发明涉及
半导体器件领域，具体是一种高效整流器及其制造方法。
背景技术
[0002] 肖特基势垒
二极管(SBD)是中低压应用领域的常用功率整流器，但由于镜像电荷导致的势垒降低效应，SBD的漏电
水平随着反向
电压接近
击穿电压而显著增大。沟槽肖特基势垒二极管，也称为沟槽MOS势垒肖特基(TMBS)整流器，由于引入沟槽MOS结构的
电场夹断效应使反向漏电水平得到显著降低，同时
外延漂移层电场得到增强，从而使正向导通压降也得到显著降低。但是现有TMBS结构中，由于沟槽MOS结构的存在，使势垒电容显著增大，从而现有TMBS的反向恢复时间较长，
开关损耗较大。
发明内容
[0003] 本发明的目的是解决
现有技术中存在的问题。
[0004] 为实现本发明目的而采用的技术方案是这样的，一种高效整流器，主要包括下
电极层、重掺杂第一导电类型衬底层、第一导电类型漂移层、沟槽栅介质区、沟槽栅填充区、肖特基势垒
接触区、隔离介质区和上电极层。
[0005] 所述重掺杂第一导电类型衬底层
覆盖于下电极层之上。
[0006] 所述第一导电类型漂移层覆盖于重掺杂第一导电类型衬底层之上。
[0007] 所述沟槽栅介质区为U型槽。
[0008] 所述沟槽栅介质区覆盖在第一导电类型漂移层之上的部分表面。
[0009] 进一步，所述沟槽栅介质区由一个或多个重复且不相联的结构单元构成。
[0010] 所述沟槽栅填充区填充在沟槽栅介质区内。
[0011] 进一步，所述沟槽栅填充区和上电极层不接触。
[0012] 所述肖特基势垒接触区覆盖在第一导电类型漂移层之上的部分表面。
[0013] 所述肖特基势垒接触区和沟槽栅介质区间隔分布。
[0014] 进一步，所述肖特基势垒接触区由一个或多个重复且不相联的结构单元构成。
[0015] 所述介质隔离区完全覆盖在沟槽栅填充区之上。
[0016] 所述上电极层覆盖在肖特基势垒接触区和介质隔离区之上。
[0017] 优选的，所述介质隔离区覆盖沟槽栅介质区的部分表面。所述上电极层还覆盖沟槽栅介质区的部分表面。
[0018] 优选的，所述介质隔离区完全覆盖在沟槽栅介质区之上。
[0019] 一种高效整流器的制造方法，主要包括以下步骤：
[0020] 1)准备重掺杂第一导电类型衬底层。
[0021] 2)形成第一导电类型漂移层。
[0022] 所述重掺杂第一导电类型衬底层和第一导电类型漂移层采用半导体材料，主要包括
硅和
碳化硅。
[0023] 3)在第一导电类型漂移层表面
刻蚀出槽型。
[0024] 4)形成沟槽栅介质区。
[0025] 所述沟槽栅介质区的材料为
二氧化硅材料、氮氧化硅或氧化铪。
[0026] 5)形成沟槽栅填充区。
[0027] 所述沟槽栅填充区的材料为
多晶硅。所述多晶硅材料通过原味掺杂方式或者杂质注入后
退火的方式完成掺杂。
[0028] 6)形成隔离介质区。
[0029] 7)形成肖特基势垒接触区。
[0030] 所述肖特基势垒接触区的材料为肖特基势垒金属或高级硅化物。所述高级硅化物包括
钛硅
合金、铂硅合金和镍铂硅合金。
[0031] 8)形成上电极层。
[0032] 9)形成下电极层。
[0033] 本发明的技术效果是毋庸置疑的。针对器件反向恢复时间较长，
开关损耗较大等问题，本发明通过器件新型结构设计和制造工艺的优化，达到在不增加制造工艺步骤和制造成本的
基础上获得反向恢复时间短，开关损耗小的性能。与现有沟槽
肖特基二极管(也称TMBS)整流器相比，本发明通过器件新型结构设计和制造工艺的优化，达到在不增加制造工艺步骤和制造成本的基础上获得反向恢复时间短，开关损耗小的性能。
附图说明
[0034] 图1为本发明提供的一种高效整流器的
实施例5结构示意图；
[0035] 图2为本发明提供的一种高效整流器的实施例6结构示意图；
[0036] 图3为本发明提供的一种高效整流器制造方法的实施例7结构示意图；
[0037] 图4为本发明提供的一种高效整流器制造方法的实施例7结构示意图；
[0038] 图5为本发明提供的一种高效整流器制造方法的实施例7结构示意图；
[0039] 图6为本发明提供的一种高效整流器制造方法的实施例7结构示意图；
[0040] 图7为本发明提供的一种高效整流器制造方法的实施例7结构示意图；
[0041] 图8为本发明提供的一种高效整流器制造方法的实施例7结构示意图；
[0042] 图9为本发明提供的一种高效整流器制造方法的实施例7结构示意图；
[0043] 图中：包括下电极层1、重掺杂第一导电类型衬底层2、第一导电类型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6、隔离介质区7和上电极层8。
具体实施方式
[0044] 下面结合实施例对本发明作进一步说明，但不应该理解为本发明上述主题范围仅限于下述实施例。在不脱离本发明上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本发明的保护范围内。
[0045] 实施例1：
[0046] 一种高效整流器，主要包括下电极层1、重掺杂第一导电类型衬底层2、第一导电类型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6、隔离介质区7和上电极层8。
[0047] 所述重掺杂第一导电类型衬底层2覆盖于下电极层1之上。
[0048] 所述第一导电类型漂移层3覆盖于重掺杂第一导电类型衬底层2之上。
[0049] 所述沟槽栅介质区4为U型槽。
[0050] 所述沟槽栅介质区4覆盖在第一导电类型漂移层3之上的部分表面。
[0051] 进一步，所述沟槽栅介质区4由一个或多个重复且不相联的结构单元构成。
[0052] 所述沟槽栅填充区5填充在沟槽栅介质区4内。
[0053] 进一步，所述沟槽栅填充区5和上电极层8不接触。
[0054] 所述肖特基势垒接触区6覆盖在第一导电类型漂移层3之上的部分表面。
[0055] 所述肖特基势垒接触区6和沟槽栅介质区4间隔分布。
[0056] 进一步，所述肖特基势垒接触区6由一个或多个重复且不相联的结构单元构成。
[0057] 所述介质隔离区7完全覆盖在沟槽栅填充区5之上。
[0058] 进一步，所述介质隔离区7覆盖沟槽栅介质区4的部分表面。
[0059] 所述上电极层8覆盖在沟槽栅介质区4的部分表面、肖特基势垒接触区6和介质隔离区7之上。所述上电极层8还覆盖沟槽栅介质区4的部分表面。
[0060] 实施例2：
[0061] 一种高效整流器，主要包括下电极层1、重掺杂第一导电类型衬底层2、第一导电类型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6、隔离介质区7和上电极层8。
[0062] 所述重掺杂第一导电类型衬底层2覆盖于下电极层1之上。
[0063] 所述第一导电类型漂移层3覆盖于重掺杂第一导电类型衬底层2之上。
[0064] 所述沟槽栅介质区4为U型槽。
[0065] 所述沟槽栅介质区4覆盖在第一导电类型漂移层3之上的部分表面。
[0066] 进一步，所述沟槽栅介质区4由一个或多个重复且不相联的结构单元构成。
[0067] 所述沟槽栅填充区5填充在沟槽栅介质区4内。
[0068] 进一步，所述沟槽栅填充区5和上电极层8不接触。
[0069] 所述肖特基势垒接触区6覆盖在第一导电类型漂移层3之上的部分表面。
[0070] 所述肖特基势垒接触区6和沟槽栅介质区4间隔分布。
[0071] 进一步，所述肖特基势垒接触区6由一个或多个重复且不相联的结构单元构成。
[0072] 所述介质隔离区7完全覆盖在沟槽栅填充区5之上。
[0073] 进一步，所述介质隔离区7完全覆盖在沟槽栅介质区4之上。
[0074] 所述上电极层8覆盖在肖特基势垒接触区6和介质隔离区7之上。
[0075] 实施例3：
[0076] 一种高效整流器的制造方法，主要包括以下步骤：
[0077] 1)准备重掺杂第一导电类型衬底层2。
[0078] 2)形成第一导电类型漂移层3。
[0079] 所述重掺杂第一导电类型衬底层2和第一导电类型漂移层3采用半导体材料，主要包括硅和碳化硅。
[0080] 3)在第一导电类型漂移层3表面刻蚀出槽型。
[0081] 4)形成沟槽栅介质区4。
[0082] 所述沟槽栅介质区4的材料为
二氧化硅材料、氮氧化硅或氧化铪。
[0083] 5)形成沟槽栅填充区5。
[0084] 所述沟槽栅填充区5的材料为多晶硅。所述多晶硅材料通过原味掺杂方式或者杂质注入后退火的方式完成掺杂。
[0085] 6)形成隔离介质区7。
[0086] 7)形成肖特基势垒接触区6。
[0087] 所述肖特基势垒接触区6的材料为肖特基势垒金属或高级硅化物。所述高级硅化物包括钛硅合金、铂硅合金和镍铂硅合金。
[0088] 8)形成上电极层8。
[0089] 9)形成下电极层1。
[0090] 实施例4：
[0091] 一种高效整流器的制作方法，包括以下步骤：
[0092] 1)选取第一导电类型为N型；
[0093] 2)准备重掺杂N型衬底层2，重掺杂N型衬底层所用材料选择为
单晶硅；
[0094] 3)形成N型漂移层3，N型漂移层所用材料选择为单晶硅；
[0095] 4)在N型漂移层3表面刻蚀出槽型；
[0096] 5)形成U型沟槽栅介质区4，栅介质区材料选择二氧化硅材料；
[0097] 6)形成沟槽栅填充区5，沟槽栅填充区材料选择多晶硅材料，多晶硅材料通过杂质注入后退火的方式完成掺杂；
[0098] 7)形成隔离介质区7，隔离介质7材料选择TEOS介质；
[0099] 8)形成肖特基势垒接触区6，肖特基势垒接触区材料选择钛硅合金；
[0100] 9)形成上电极层8；
[0101] 10)形成下电极层1。
[0102] 本实施例给出的一种高效整流器的制作方法，在不增加制造工艺步骤和制造成本的基础上能够获得反向恢复时间短，开关损耗小性能的高效整流器。
[0103] 实施例5：
[0104] 选择第一导电类型为N型，采用实施例4所给出的制造方法制造的一种高效整流器，如图1所示，包括下电极层1、重掺杂N型衬底层2、N型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6、隔离介质区7和上电极层8；
[0105] 所述重掺杂N型衬底层2位于下电极层1之上，重掺杂N型衬底材料选择单晶硅，杂质选择砷，掺杂浓度选择约20次方，厚度选择400-600微米；
[0106] 所述N型漂移层3位于重掺杂N型衬底层2之上，N型漂移层选择单晶硅，杂质选择磷，掺杂浓度选择约15次方，厚度选择4-8微米；
[0107] 所述沟槽栅介质区4呈U型槽结构，位于N型漂移层3的部分区域之上，栅介质区材料选择二氧化硅，U型槽结构中二氧化硅材料的厚度选择0.2-0.6微米；
[0108] 所述沟槽栅填充区5位于沟槽栅介质区4的U型槽内部，沟槽栅填充区材料选择多晶硅，多晶硅材料通过杂质注入后退火的方式完成掺杂杂质注入条件选择磷杂质和注入剂量约15次方；
[0109] 所述肖特基势垒接触区6位于第一导电类型漂移层3的部分区域之上；肖特基势垒接触区6与沟槽栅介质区4间隔排布；
[0110] 所述隔离介质区7位于沟槽栅填充区5和沟槽栅介质区4之上，隔离介质材料选择TEOS介质；
[0111] 所述上电极层8位于肖特基势垒接触区6和隔离介质区7之上；所述沟槽栅填充区5和上电极层8不接触。
[0112] 所述下电极层1在形成前还需对重掺杂N型衬底层2进行减薄工艺处理。
[0113] 本实施例给出的一种高效整流器，能够获得反向恢复时间短，开关损耗小的性能。
[0114] 实施例6：
[0115] 选择第一导电类型为N型，采用实施例4所给出的制造方法制造的一种高效整流器，如图2所示，包括下电极层1、重掺杂N型衬底层2、N型漂移层3、沟槽栅介质区4、沟槽栅填充区5、肖特基势垒接触区6、隔离介质区7和上电极层8；
[0116] 所述重掺杂N型衬底层2位于下电极层1之上，重掺杂N型衬底材料选择单晶硅，杂质选择砷，掺杂浓度选择约20次方，厚度选择400-600微米；
[0117] 所述N型漂移层3位于重掺杂N型衬底层2之上，N型漂移层选择单晶硅，杂质选择磷，掺杂浓度选择约15次方，厚度选择4-8微米；
[0118] 所述沟槽栅介质区4呈U型槽结构，位于N型漂移层3的部分区域之上，栅介质区材料选择二氧化硅，U型槽结构中二氧化硅材料的厚度选择0.2-0.6微米；
[0119] 所述沟槽栅填充区5位于沟槽栅介质区4的U型槽内部，沟槽栅填充区材料选择多晶硅，多晶硅材料通过杂质注入后退火的方式完成掺杂杂质注入条件选择磷杂质和注入剂量约15次方；
[0120] 所述肖特基势垒接触区6位于第一导电类型漂移层3的部分区域之上；肖特基势垒接触区6与沟槽栅介质区4间隔排布；
[0121] 所述隔离介质区7位于沟槽栅填充区5和部分沟槽栅介质区4之上，隔离介质材料选择TEOS介质；
[0122] 所述上电极层8位于肖特基势垒接触区6、隔离介质区7和部分沟槽栅介质区4之上；所述沟槽栅填充区5和上电极层8不接触。
[0123] 所述下电极层1在形成前还需对重掺杂N型衬底层2进行减薄工艺处理。
[0124] 本实施例给出的一种高效整流器，能够获得反向恢复时间短，开关损耗小的性能。
[0125] 实施例7：
[0126] 一种高效整流器的制作方法，包括以下步骤：
[0127] 1)选择第一导电类型为N型。
[0128] 2)准备重掺杂N型衬底层2，重掺杂N型衬底材料选择单晶硅，杂质选择砷，掺杂浓度选择约20次方，厚度选择600微米；
[0129] 3)如图3所示，在重掺杂N型衬底层2之上形成N型漂移层3，N型漂移层选择单晶硅，杂质选择磷，掺杂浓度选择约15次方，厚度选择6微米；
[0130] 4)在N型漂移层3表面刻蚀出多个槽型，刻蚀深度选择约3微米，槽型宽度分为两类，其中一类选择约1.5微米，另一类选择约10微米以上；
[0131] 5)形成U型沟槽栅介质区4，栅介质区材料选择二氧化硅材料，其厚度选择约0.45微米；
[0132] 6)形成沟槽栅填充区5，沟槽栅填充区材料选择多晶硅材料，多晶硅材料通过杂质注入后退火的方式完成掺杂杂质注入条件选择磷杂质和注入剂量约15次方；如图4所示，此时较窄的一类沟槽填充区被掺杂多晶硅填满，而较宽的一类沟槽填充区只有
侧壁有部分掺杂多晶硅；
[0133] 7)形成隔离介质区7。隔离介质7材料选择TEOS介质，其形成工艺是先进行TEOS淀积，厚度约0.3-1.2um，如图5所示；之后根据版图设置进行TEOS刻蚀工艺，只有较宽一类沟槽(此时作为高效整流器的终端截止沟槽)上剩余TEOS介质的形成常规TMBS结构，如图6所示，较窄一类沟槽上也剩余TEOS介质的形成本发明
专利所给出的一种高效整流器结构，如图7所示。
[0134] 8)形成肖特基势垒接触区6，肖特基势垒接触区材料选择钛硅合金；
[0135] 9)形成上电极层8；
[0136] 10)形成下电极层1。下电极层1在形成前还需对重掺杂N型衬底层2进行减薄工艺处理。
[0137] 最终形成的包括有源区和终端结构的一类常规TMBS结构如图8所示，形成的本发明高效整流器结构如图9所示。
[0138] 本实施例给出的一种高效整流器的制作方法，在不增加制造工艺步骤和制造成本的基础上能够获得反向恢复时间短，开关损耗小性能的高效整流器。
