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半导体器件及其制造方法

阅读：348发布：2024-01-08

专利汇可以提供半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且公开了半导体器件及其制造方法。该半导体器件包括：层叠结构；穿过层叠结构的源极连接结构；位于源极连接结构的一侧的n个第一沟道行，n个第一沟道行包括沟道图案；以及位于源极连接结构的另一侧的n+k个第二沟道行，n+k个第二沟道行当中的至少一个沟道行包括虚拟沟道图案，其中n和k是整数。，下面是半导体器件及其制造方法专利的具体信息内容。

权利要求

1.一种半导体器件，该半导体器件包括：
层叠结构；
源极连接结构，所述源极连接结构穿过所述层叠结构；
n个第一沟道行，所述n个第一沟道行位于所述源极连接结构的一侧，所述n个第一沟道行包括沟道图案；以及
n+k个第二沟道行，所述n+k个第二沟道行位于所述源极连接结构的另一侧，所述n+k个第二沟道行当中的至少一个第二沟道行包括虚拟沟道图案，
其中，n和k是整数。
2.根据权利要求1所述的半导体器件，其中，所述第二沟道行当中的n个沟道行包括沟道图案，并且所述第二沟道行当中的k个沟道行包括虚拟沟道图案。
3.根据权利要求2所述的半导体器件，其中，在擦除操作中，通过所述虚拟沟道图案施加擦除偏压。
4.根据权利要求2所述的半导体器件，该半导体器件还包括：
第一焊盘，所述第一焊盘位于所述沟道图案上方，所述第一焊盘包括第一类型的杂质；
以及
第二焊盘，所述第二焊盘位于所述虚拟沟道图案上方，所述第二焊盘包括与所述第一类型不同的第二类型的杂质。
5.根据权利要求1所述的半导体器件，该半导体器件还包括位于所述层叠结构下方的连接图案，所述连接图案将所述第一沟道行和所述第二沟道行与所述源极连接结构联接。
6.根据权利要求5所述的半导体器件，其中，所述源极连接结构包括：
第一导电图案，所述第一导电图案连接到所述连接图案；以及
第二导电图案，所述第二导电图案连接到所述第一导电图案，所述第二导电图案的电阻比所述第一导电图案的电阻低。
7.根据权利要求6所述的半导体器件，其中，所述第一导电图案包括多晶硅，并且所述第二导电图案包括金属。
8.根据权利要求1所述的半导体器件，其中，所述层叠结构包括：
至少一条第一选择线；
多条字线，所述多条字线形成在所述至少一条第一选择线上方；
至少一条第二选择线，所述至少一条第二选择线形成在所述多条字线上方；以及分隔绝缘图案，所述分隔绝缘图案穿过至少一条第一选择线，所述分隔绝缘图案与包括虚拟沟道图案的沟道行交叠。
9.根据权利要求8所述的半导体器件，其中，所述第一选择线的宽度比所述字线的宽度窄。
10.根据权利要求1所述的半导体器件，其中，所述半导体器件包括多个存储块，并且所述多个存储块当中的第一存储块和第二存储块包括不同数量的沟道行。
11.根据权利要求10所述的半导体器件，其中，所述第一存储块包括n个第一沟道行和n个第二沟道行，并且所述第二存储块包括n个第一沟道行和n+k个第二沟道行。
12.一种半导体器件，该半导体器件包括：
第一存储块，所述第一存储块包括第一层叠结构和穿过所述第一层叠结构的第一沟道行；以及
第二存储块，所述第二存储块包括第二层叠结构和穿过所述第二层叠结构的第二沟道行，
其中，所述第一沟道行的数量与所述第二沟道行的数量不同。
13.根据权利要求12所述的半导体器件，其中，所述第一存储块包括穿过所述第一层叠结构的源极连接结构，并且所述第一沟道行被对称地布置在所述源极连接结构的两侧。
14.根据权利要求12所述的半导体器件，其中，所述第二存储块包括穿过所述第二层叠结构的源极连接结构，并且所述第二沟道行被非对称地布置在所述源极连接结构的两侧。
15.根据权利要求12所述的半导体器件，其中，所述第一存储块包括穿过所述第一层叠结构的源极连接结构，在所述源极连接结构的一侧布置有n个第一沟道行，在所述源极连接结构的另一侧布置有n个第一沟道行，
其中，n是整数。
16.根据权利要求12所述的半导体器件，其中，所述第二存储块包括穿过所述第二层叠结构的源极连接结构，在所述源极连接结构的一侧布置有n个第二沟道行，并且在所述源极连接结构的另一侧布置有n+k个第二沟道行，
其中，n和k是整数。
17.根据权利要求12所述的半导体器件，其中，所述第一沟道行包括沟道图案，并且所述第二沟道行当中的至少一个沟道行包括虚拟沟道图案。
18.根据权利要求17所述的半导体器件，该半导体器件还包括：
第一焊盘，所述第一焊盘位于所述沟道图案上方，所述第一焊盘包括第一类型的杂质；
以及
第二焊盘，所述第二焊盘位于所述虚拟沟道图案上方，所述第二焊盘包括与所述第一类型不同的第二类型的杂质。
19.一种制造半导体器件的方法，该方法包括以下步骤：
形成包括第一区域、第二区域以及位于所述第一区域和所述第二区域之间的第三区域的层叠结构；
形成穿过所述层叠结构的所述第一区域的n个第一沟道行；
形成穿过所述层叠结构的所述第二区域的n+k个第二沟道行；以及
形成穿过所述层叠结构的所述第三区域的源极连接结构，
其中，n和k是整数。
20.根据权利要求19所述的方法，其中，所述第二沟道行当中的n个第二沟道行包括沟道图案，并且所述第二沟道行当中的k个第二沟道行包括虚拟沟道图案。
21.根据权利要求20所述的方法，其中，在擦除操作中，通过所述虚拟沟道图案施加擦除偏压。
22.根据权利要求19所述的方法，其中，形成层叠结构的步骤包括以下步骤：
交替地形成第一材料层和第二材料层；
形成穿过所述第一材料层和所述第二材料层的分隔绝缘图案；以及
在所述第一材料层和所述第二材料层上交替地形成第三材料层和第四材料层。
23.根据权利要求22所述的方法，其中，所述分隔绝缘图案与k个第二沟道行中至少一个第二沟道行交叠。
24.根据权利要求19所述的方法，该方法还包括以下步骤：在形成所述层叠结构之前形成牺牲层。
25.根据权利要求24所述的方法，其中，形成第一沟道行和第二沟道行的步骤包括以下步骤：
形成穿过所述层叠结构的所述第一区域和所述第二区域的第一开口；
通过经由所述第一开口去除所述牺牲层来形成第二开口；以及
在所述第一开口和所述第二开口中形成半导体层。
26.根据权利要求25所述的方法，其中，所述半导体层包括位于所述第一区域的第一开口中的沟道图案、位于所述第二区域的第一开口中的沟道图案和虚拟沟道图案、以及所述第二开口中的连接图案。
27.根据权利要求19所述的方法，该方法还包括以下步骤：
形成连接到所述第二沟道行当中的n个沟道行的第一焊盘，所述第一焊盘包括第一类型的杂质；以及
形成连接到所述第二沟道行当中的k个沟道行的第二焊盘，所述第二焊盘包括与所述第一类型不同的第二类型的杂质。
28.根据权利要求19所述的方法，其中，形成源极连接结构的步骤包括以下步骤：
形成穿过所述层叠结构的所述第三区域的开口；
在所述开口中形成连接到所述第一沟道行和所述第二沟道行的第一导电图案；以及在所述开口中形成连接到所述第一导电图案的第二导电图案，所述第二导电图案的电阻比所述第一导电图案的电阻低。
29.根据权利要求19所述的方法，其中，所述第二沟道行当中的n个沟道行包括沟道图案，并且所述第二沟道行当中的k个沟道行包括虚拟沟道图案。
30.根据权利要求19所述的方法，其中，所述半导体器件包括多个存储块，并且所述多个存储块当中的第一存储块和第二存储块包括不同数量的沟道行。
31.根据权利要求30所述的方法，其中，所述第一存储块包括n个第一沟道行和n个第二沟道行，并且所述第二存储块包括n个第一沟道行和n+k个第二沟道行。
32.一种半导体器件，该半导体器件包括：
层叠结构；
源极连接结构，所述源极连接结构穿过所述层叠结构；
第一沟道行，所述第一沟道行在所述源极连接结构的一侧形成在所述层叠结构中，所述第一沟道行包括沟道图案；以及
第二沟道行，所述第二沟道行在所述源极连接结构的另一侧形成在所述层叠结构中，所述第二沟道行包括虚拟沟道图案，
其中，第一沟道行的数量小于第二沟道行的数量。

说明书全文

半导体器件及其制造方法

技术领域

[0001] 本公开总体上涉及电子器件，并且更具体地，涉及半导体器件及其制造方法。

背景技术

[0002] 非易失性存储器装置即使在切断对装置的供电时也保留所存储的数据。近来，随着在基板上单层地形成存储器单元的二维非易失性存储器装置的集成度的提高已达到上限，提出了在基板上竖直地层叠多层的三维非易失性存储器装置。

[0003] 通常，三维非易失性存储器装置包括交替层叠的多个层间绝缘层和栅极，以及穿过层间绝缘层和栅极的沟道层。存储器单元沿着沟道层层叠。已经开发了用于提高三维非易失性存储器装置的操作可靠性的各种结构和制造方法。发明内容

[0004] 本发明的各种实施方式提供了一种促进制造工艺并具有稳定结构和改进的特性的半导体器件，以及该半导体器件的制造方法。

[0005] 根据本公开的一方面，提供了一种半导体器件，其包括：层叠结构；穿过层叠结构的源极连接结构；位于源极连接结构的一侧的n个第一沟道行，n个第一沟道行包括沟道图案；以及位于源极连接结构的另一侧的n+k个第二沟道行，n+k个第二沟道行当中的至少一个沟道行包括虚拟沟道图案，其中n和k是整数。

[0006] 根据本公开的另一方面，提供了一种半导体器件，其包括：第一存储块，其包括第一层叠结构和穿过第一层叠结构的第一沟道行；以及第二存储块，其包括第二层叠结构和穿过第二层叠结构的第二沟道行，其中第一沟道行的数量与第二沟道行的数量不同。

[0007] 根据本公开的又一方面，提供一种制造半导体器件的方法，该方法包括以下步骤：形成包括第一区域、第二区域以及位于第一区域和第一区域之间的第三区域的层叠结构；
形成穿过层叠结构的第一区域的n个第一沟道行和穿过层叠结构的第二区域的n+k个第二沟道行；以及形成穿过层叠结构的第三区域的源极连接结构，其中n和k是整数。

[0008] 根据本发明的又一方面，提供了一种半导体器件，其包括：层叠结构；穿过层叠结构的源极连接结构；在源极连接结构的一侧形成于层叠结构中的第一沟道行，第一沟道行包括沟道图案；在源极连接结构的另一侧形成于层叠结构中的第二沟道行，第二沟道行包括虚拟沟道图案，其中第一沟道行的数量小于第二沟道行的数量。附图说明

[0009] 现在将在下文中参照附图更全面地描述本发明的示例实施方式；然而，应该理解，本发明可以以不同的其他形式实施，并且不应该被解释为仅限于本文阐述的实施方式。相反，提供这些实施方式是为了使本公开将是全面和完整的，并且将示例性实施方式的范围完全传达给本领域技术人员。

[0010] 在附图中，为了清楚说明，可以夸大尺寸。应当理解，当元件被称为在两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。相似的附图标记始终表示相似的元件。

[0011] 图1A至图1C是例示根据本公开的实施方式的半导体器件的结构的图。

[0012] 图2A和图2B是例示根据本公开的实施方式的半导体器件的结构的布局。

[0013] 图3A至图3K是例示根据本公开的实施方式的半导体器件的制造方法的截面图。

[0014] 图4和图5是例示根据本公开的实施方式的存储器系统的配置的框图。

[0015] 图6和图7是例示根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

[0016] 本文公开的具体的结构性或功能性描述仅仅是出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式能够以各种形式实现，并且不能被解释为限于本文阐述的实施方式。

[0017] 根据本公开的构思的实施方式能够进行各种修改并具有各种形状。因此，实施方式在附图中例示出并且旨在在本文中详细描述。然而，根据本公开的构思的实施方式不被解释为限于特定公开，而是包括在不脱离本公开的精神和技术范围情况下的所有改变、等同物或替代物。

[0018] 虽然可以使用诸如“第一”和“第二”之类的术语来描述各种组件，但是这些组件不应被理解为限于上述术语。上述术语仅用于将一个组件与另一组件区分开。例如，在不脱离本公开的权利范围的情况下，第一组件可以被称为第二组件，类似地，第二组件可以被称为第一组件。

[0019] 应当理解，当一元件被称为“连接”或“联接”到另一元件时，它能够直接连接或联接到另一元件，或者也可以存在中间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，可以类似地解释描述组件之间的关系的其他表述，诸如“～之间”、“直接在～之间”或“与……相邻”和“与……直接相邻”。

[0020] 本申请中使用的术语仅用于描述具体实施方式，并非旨在限制本公开。除非上下文另有明确说明，否则本公开中的单数形式也旨在包括复数形式。还将理解的是，诸如“包括”或“具有”等的术语旨在表示在说明书中公开的特征、数量、操作、动作、组件、部件或其组合的存在，并非旨在排除可以存在或可以添加一个或多个其他特征、数量、操作、动作、组件、部件或其组合的可能性。

[0021] 图1A至图1C是例示根据本公开的实施方式的半导体器件的结构的图。图1A是截面图，而图1B和图1C是布局。

[0022] 参照图1A至图1C，根据本公开的实施方式的半导体器件可以包括多个存储块MB。各个存储块MB可以包括层叠结构ST、源极连接结构19、第一沟道行RW1和第二沟道行RW2。存储块MB可以是擦除数据的单元。此外，半导体器件还可以包括基板10、间隙填充层16、第一焊盘17A、第二焊盘17B、间隔件20、分隔绝缘图案21等。

[0023] 层叠结构ST包括交替层叠的导电层11A和11B以及绝缘层12。用于导电层11A和11B的合适材料可以包括诸如钨之类的金属。用于导电层11A和11B的合适材料可以包括多晶硅。至少一个最下导电层11A可以是第一选择线，至少一个最上导电层11B可以是第二选择线，而其他的导电层11B可以是字线。例如，第一选择线可以是源极选择线，第二选择线可以是漏极选择线。

[0024] 基板10可以位于层叠结构ST下方。用于基板10的合适材料可以包括包含硅、锗等的半导体基板。基板10可以由绝缘层制成或包括绝缘层。另外，掩模图案22可以位于层叠结构ST上。掩模图案22可以不覆盖源极连接结构19和间隔件20。

[0025] 层叠结构ST可以包括第一区域R1、第二区域R2和位于第一区域R1和第二区域R2之间的第三区域R3。例如，第一区域R1可以位于第三区域R3的一侧，而第二区域R2可以位于第三区域R3的另一侧。第一区域R1、第三区域R3和第二区域R2可以沿着第一方向I顺序地布置。第一区域R1和第二区域R2可以具有相同宽度或不同宽度。例如，如图1A所示，第二区域R2的宽度可以比第一区域R1的宽度更宽。

[0026] 第一沟道行RW1可以位于第一区域R1中，而第二沟道行RW2可以位于第二区域R2中。每个第一沟道行RW1可以包括沿第二方向II布置的沟道图案13A。每个第二沟道行RW2可以包括沿第二方向II布置的沟道图案13A，或者包括沿第二方向II布置的虚拟沟道图案13B。如图1B所示，第二沟道行RW2中的一些可以包括沿第二方向布置的沟道图案13A，而至少一个第二沟道行RW2可以包括沿第二方向布置的虚拟沟道图案13B。第一沟道行RW1和第二沟道行RW2可以沿着第一方向I顺序布置，并且可以各自沿着与第一方向I交叉的第二方向II延伸。第二方向II可以与第一方向I垂直交叉，然而，本发明不限于此。

[0027] 一个存储块MB中包括的第一沟道行RW1的数量和一个存储块MB中包括的第二沟道行RW2的数量可以相等。一个存储块MB中包括的第一沟道行RW1的数量和一个存储块MB中包括的第二沟道行RW2的数量可以彼此不同。在所示的实施方式中，第二沟道行RW2的数量可以大于第一沟道行RW1的数量。例如，一个存储块MB可以包括n个第一沟道行RW1和n+k个第二沟道行RW2。n和k可以是1或更大的整数。另外，第二沟道行RW2当中的n个第二沟道行RW2可以包括沟道图案13A，而第二沟道行RW2当中的k个第二沟道行RW2可以包括虚拟沟道图案13B。例如，在图1B所示的实施方式中，n＝8并且k＝1，因此，一个存储块MB可以包括八个第一沟道行RW1和九个第二沟道行RW2。另外，包括沟道图案13A的第二沟道行RW2可以对称地布置在包括虚拟沟道图案13B的第二沟道行RW2的两侧。例如，如图1B中所示，第二沟道行RW2当中的第五个第二沟道行RW2可以包括虚拟沟道图案13B。

[0028] 沟道图案13A和虚拟沟道图案13B各自可以是穿过层叠结构ST的半导体柱。此外，沟道图案13A和虚拟沟道图案13B可以通过连接图案15彼此连接。例如，一个存储块MB中包括的沟道图案13A、虚拟沟道图案13B和连接图案15可以是一个半导体层。连接图案15可以在层叠结构ST下方形成于基板10中。

[0029] 间隙填充层16可以填充在沟道图案13A、虚拟沟道图案13B和连接图案15中。可以使用诸如氧化物之类的绝缘材料来形成间隙填充层16。此外，存储器层14可以形成为围绕沟道图案13A、虚拟沟道图案13B和连接图案15的外表面。存储器层14可以包括隧道绝缘层、数据储存层和电荷阻挡层中至少之一。例如，数据储存层可以包括浮栅、电荷捕获材料、硅、氮化物、可变电阻材料、相变材料、和纳米点等。

[0030] 第一焊盘17A可以位于沟道图案13A上，而第二焊盘17B可以位于虚拟沟道图案13B上。第一焊盘17A和第二焊盘17B可以包括不同类型的杂质。例如，第一焊盘17A可以包括N型杂质，而第二焊盘17B可以包括P型杂质。

[0031] 第一焊盘17A和第二焊盘17B可以具有相同的宽度。然而，在经修改的实施方式中，第一焊盘17A和第二焊盘17B可以具有不同的宽度W1和W2，如图1A所示。例如，第一焊盘17A可以与沟道图案13A的内表面接触，并且具有与第二焊盘17B的宽度W2相比相对窄的宽度W1。第二焊盘17B可以与虚拟沟道图案13B的上表面接触，并且与第一焊盘17A相比具有相对宽的宽度W2。因此，在经修改的实施方式中，虚拟沟道图案13B的高度可以比沟道图案13A的高度低。例如，虚拟沟道图案13B的上表面可以位于与间隙填充层16处于基本相同的水平处，而沟道图案13A的上表面可以位于高于间隙填充层16的上表面。

[0032] 第一焊盘17A可以用于连接沟道图案13A和线。例如，沟道图案13A可以通过第一焊盘17A连接到位线。第二焊盘17B可以用于连接虚拟沟道图案13B和线。例如，虚拟沟道图案13B可以通过第二焊盘17B连接到阱线。在擦除操作中，擦除偏压可以通过第二焊盘17B施加到虚拟沟道图案13B。也就是说，虚拟沟道图案13B和第二焊盘17B可以用作阱连接结构。

[0033] 分隔绝缘图案21用于图案化导电层11A和11B，并且可以穿过层叠结构ST的至少一部分。例如，分隔绝缘图案21可以由包括例如氧化物的绝缘材料制成。分隔绝缘图案21可以将位于相同水平的导电层11A和11B彼此分隔开。因此，层叠结构ST中包括的一些导电层11A可以被图案化为宽度比层叠结构中包括的导电层11B的宽度窄。

[0034] 在示例中，位于第一区域R1中的分隔绝缘图案21位于第一沟道行RW1之间。沟道图案13A可以具有当接近其下部时宽度减小的锥形截面。相邻沟道图案13A之间的距离在层叠结构ST的上部窄，而相邻沟道图案13A之间的距离在层叠结构ST的下部宽。因此，分隔绝缘图案21可以在层叠结构ST下部位于相邻沟道图案13A之间，使得相同水平的导电层13A通过分隔绝缘图案21彼此分隔开。

[0035] 在图1C所例示的实施方式中，分隔绝缘图案21可以位于第二区域R2中并且可以与第二沟道行RW2中的包括虚拟沟道图案13B的一个第二沟道行交叠。在第二方向II上，分隔绝缘图案21可以被分成位于虚拟沟道图案13B之间的区段。因此，至少一个导电层11A可以被虚拟沟道图案13B和分隔绝缘图案21分隔开。

[0036] 因此，至少一个最下导电层11A可以被图案化为宽度比其他导电层11B的宽度窄。例如，至少一个最下导电层11A可以是源极选择线，一些导电层11A可以是字线，并且源极选择线可以被图案化为宽度比字线的宽度窄。因此，可以单独地控制存储器串。例如，尽管存储器串和位线之间的连接由公共漏极选择线控制，但是存储器串和源极线之间的连接可以由源极选择线单独控制。

[0037] 源极连接结构19用于连接沟道图案13A和源极线(未示出)，并且穿过层叠结构ST的第三区域R3。例如，源极连接结构19可以位于存储块MB的中心，第一沟道行RW1可以位于源极连接结构19的一侧，而第二沟道行RW2可以位于源极连接结构19的另一侧。在一示例中，当第一沟道行RW1的数量等于第二沟道行RW2的数量时，第一沟道行RW1和第二沟道行RW2对称地布置在源极连接结构19的两侧。在另一示例中，当第一沟道行RW1的数量不同于第二沟道行RW2的数量时，第一沟道行RW1和第二沟道行RW2非对称地布置在源极连接结构19的两侧。

[0038] 源极连接结构19可以位于相邻的存储块MB之间。因此，相邻的存储块MB可以共享源极连接结构19。

[0039] 源极连接结构19可以连接到第一沟道行RW1和第二沟道行RW2。例如，源极连接结构19可以通过连接图案15连接到沟道图案13A。因此，在读取操作中，电流路径可以形成为从沟道图案13A通过连接图案15到源极连接结构19。

[0040] 源极连接结构19可以具有沿第二方向II延伸的线的形状，或者具有插塞的形状。当源极连接结构19具有插塞的形状时，源极连接结构19可以沿着第二方向II以预定距离布置。

[0041] 源极连接结构19可以包括第一导电图案19A和第二导电图案19B。第一导电图案19A穿过存储器层14并连接到连接图案15。第二导电图案19B连接到第一导电图案19A。第二导电图案19B可以包括电阻比第一导电图案19A的电阻低的材料。例如，第一导电图案19A可以包括多晶硅，而第二导电图案19B可以包括诸如钨之类的金属。

[0042] 间隔件20可以形成在源极连接结构19的侧壁上。间隔件20可以包括诸如氧化物之类的绝缘材料并且使导电层11A和11B与源极接触结构19彼此绝缘。

[0043] 根据上述结构，第一沟道行RW1和第二沟道行RW2在一个存储块MB中非对称地布置在源极连接结构19的两侧。另外，第二沟道行RW2当中的一些第二沟道行RW2包括虚拟沟道图案13B，并且通过虚拟沟道图案13B施加擦除偏压。因此，能够使用虚拟沟道图案13B来实现阱连接结构。

[0044] 此外，虚拟沟道图案13B仅位于源极连接结构19的另一侧，使得源极连接结构的一侧的宽度能够比源极连接结构19的另一侧的宽度窄。因此，能够减小一个存储块MB所占用的面积，因此，能够提高存储器装置的集成度。

[0045] 图2A和图2B是例示根据本公开的实施方式的半导体器件的结构的布局。图2A例示了第一存储块的布局，而图2B例示了第二存储块的布局。

[0046] 根据本公开的实施方式的半导体器件可以包括多个存储块，并且多个存储块可以包括不同数量的沟道行。例如，多个存储块可以包括第一存储块和第二存储块，并且第一存储块中所包括的沟道行的数量可以与第二存储块中所包括的沟道行的数量不同。

[0047] 参照图2A，第一存储块MB1可以包括位于源极连接结构19的一侧的n个第一沟道行RW1和位于源极连接结构19的另一侧的n+k个第二沟道行RW2。因此，在第一存储块MB1中，第一沟道行RW1和第二沟道行RW2可以非对称地布置在源极连接结构19的两侧。

[0048] 参照图2B，第二存储块MB2可以包括位于源极连接结构19的一侧的n个第一沟道行RW1和位于源极连接结构19的另一侧的n个第二沟道行RW2。因此，在二存储块MB1中，第一沟道行RW1和第二沟道行RW2可以对称地布置在源极连接结构19的两侧。

[0049] 根据该结构，第二存储块MB2的区域比第一存储块MB1的区域窄。因此，半导体器件包括具有不同类型的第一存储块MB1和第二存储块MB2两者，从而与仅包括第一存储块MB1的半导体器件相比，能够提高半导体器件的集成度。例如，半导体器件可以包括所有存储块当中10％至50％的比率的第二存储块MB2。

[0050] 图3A至图3K是例示根据本公开的实施方式的半导体器件的制造方法的截面图。在下文中，将不再重复与上述实施方式的内容重复的内容的描述。

[0051] 参照图3A，在基板30中形成牺牲层31。例如，在第一基板30A中形成沟槽T，然后在沟槽T中形成牺牲层31。随后，在第一基板30A上形成第二基板30B。因此，形成包括牺牲层31的基板30。基板30可以是基板，并且可以是例如半导体基板。另外，牺牲层31可以包括对基板30具有高蚀刻选择比(etch selectivity)的材料。例如，用于牺牲层31的合适材料可以包括钛的氮化物，并且用于基板30的合适材料可以包括多晶硅、和氧化物(诸如硅的氧化物)等。

[0052] 另一方面，一个沟槽T可以形成在单个存储块MB中，或者多个沟槽T可以形成在单个存储块MB中。当在单个存储块MB中形成多个沟槽T时，留在沟槽T之间的第一基板30A可以用作用于支撑在后续工艺中形成的层叠结构的支撑结构。

[0053] 随后，在第二基板30B上方形成第一层叠结构ST1。第一层叠结构ST1可以包括至少一个第一材料层32和至少一个第二材料层33。第一材料层32和第二材料层33可以交替层叠。第一材料层32可以用于形成存储器单元、选择晶体管等的栅极，而第二材料层33可以用于使层叠的栅极彼此绝缘。

[0054] 第一材料层32可以包括对第二材料层33具有高蚀刻选择比的材料。在示例中，第一材料层32可以是包括氮化物等的牺牲层，而第二材料层33可以是包括氧化物等的绝缘层。在另一示例中，第一材料层32可以是包括多晶硅、钨等的导电层，而第二材料层33可以是包括氧化物等的绝缘层。在又一示例中，第一材料层32可以是包括掺杂的多晶硅等的导电层，而第二材料层33可以是包括未掺杂的多晶硅等的牺牲层。

[0055] 参照图3B，形成穿过第一层叠结构ST1以露出第二基板30B的分隔绝缘图案34。例如，分隔绝缘图案34可以具有沿一个方向延伸的线条的形状，诸如图1C中所示的沿第二方向II延伸的分隔绝缘图案21。因此，第一层叠结构ST1被分隔绝缘图案34分隔成多个图案。

[0056] 例如，在层叠结构ST1上形成掩模图案，然后通过使用掩模图案作为蚀刻屏障物蚀刻第一层叠结构ST1来形成第一狭缝SL1。第一狭缝SL1可以形成为穿过第一层叠结构ST1中包括的所有第一材料层32的深度。第一狭缝SL1可以露出第二基板30的表面。随后，在第一狭缝SL1中形成分隔绝缘图案34。分隔绝缘图案34可以包括诸如绝缘氧化物材料(例如，二氧化硅)之类的绝缘材料。

[0057] 参照图3C，在第一层叠结构ST1上形成第二层叠结构ST2。第二层叠结构ST2可以包括至少一个第三材料层35和至少一个第四材料层36。第三材料层35和第四材料层36可以交替层叠。第三材料层35可以用于形成存储器单元、选择晶体管等的栅极，而第四材料层36可以用于使层叠的栅极彼此绝缘。

[0058] 第三材料层35可以包括对第四材料层36具有高蚀刻选择比的材料。在示例中，第三材料层35可以是包括氮化物等的牺牲层，而第四材料层36可以是包括氧化物等的绝缘层。在另一示例中，第三材料层35可以是包括多晶硅、钨等的导电层，而第四材料层36可以是包括氧化物等的绝缘层。在又一示例中，第三材料层35可以是由包括例如掺杂的多晶硅等的导电材料形成的导电层，而第四材料层36可以是包括未掺杂的多晶硅等的牺牲层。第三材料层35可以由与第一材料层32相同的材料形成，而第四材料层36可以由与第二材料层33相同的材料形成。

[0059] 因此，形成层叠结构ST。如上所述，第一层叠结构ST1和第二层叠结构ST2分别形成，使得各层叠结构ST中的层叠层能够具有不同的宽度。例如，第一材料层32和第二材料层33的宽度可以具有比第三材料层35和第四材料层36的宽度窄。第一材料层32可以用于形成源极选择线，而第三材料层35可以用于形成字线或漏极选择线。

[0060] 参照图3D，形成穿过层叠结构ST的第一开口OP1。第一开口OP1可以位于第一区域R1和第二区域R2中，但不位于第三区域R3中。第一开口OP1可以形成为它们使牺牲层31露出的深度。另外，形成于第二区域R2中的一些第一开口OP1可以与分隔绝缘图案34交叠。在以下过程中，虚拟沟道图案将形成在一些第一开口OP1中。

[0061] 与第一区域R1相比，可以在第二区域R2中形成数量更大的第一开口OP1。例如，在第一区域R1中可以形成n个第一开口行，而在第二区域R2中可以形成n+k个第一开口行。

[0062] 随后，通过第一开口OP1去除牺牲层31。因此，形成第二开口OP2。另外，第一开口OP1和第二开口OP2一体地连通。留在第一开口OP1之间的第一基板可以支撑层叠结构ST。

[0063] 参照图3E，形成穿过层叠结构的第一区域R1的第一沟道行RW1和穿过层叠结构ST的第二区域R2的第二沟道行RW2。例如，在第一区域R1的第一开口OP1中形成沟道图案38A，而在第二区域R2的第一开口OP1中形成沟道图案38A和虚拟沟道图案38B。另外，在第二开口OP2中形成用于将沟道图案38A和虚拟沟道图案38B彼此连接的连接图案38C。

[0064] 沟道图案38A、虚拟沟道图案38B和连接图案38C可以形成为单层。例如，可以在第一开口OP1和第二开口OP2的内壁上共形地形成存储器层37，然后在存储器层37上共形地形成半导体层38。随后，在半导体层38上形成间隙填充层39以填充第一开口OP1和第二开口OP2。存储器层37可以包括电荷阻挡层、数据储存层和隧道绝缘层中的至少之一。半导体层38可以包括诸如硅或锗之类的半导体材料。间隙填充层39可以包括诸如氧化物(例如，硅氧化物)和聚硅氮烷(PSZ)之类的绝缘材料。半导体层38中形成于第一区域R1的第一开口OP1中的区域构成第一沟道行RW1。半导体层38中形成于第二区域R2的第一开口OP1中的区域构成第二沟道行RW2。

[0065] 参照图3F，通过经由蚀刻间隙填充层39进行部分地去除来重新打开第一开口OP1的相应顶部区域。随后，在层叠结构ST上形成第一导电层40以填充第一开口OP1的重新打开的顶部区域并形成层叠结构ST上方的层。第一导电层40可以由导电材料制成，并且可以包括第一类型的杂质。例如，在实施方式中，第一导电层40可以是包括N型杂质的多晶硅层。

[0066] 参照图3G，选择性地去除第一导电层40中位于虚拟沟道图案38B上的区域。例如，在第一导电层40上形成包括露出虚拟沟道图案38所位于的区域的开口的掩模图案41。随后，使用掩模图案41作为蚀刻屏障物来蚀刻第一导电层40。在蚀刻第一导电层40的工艺中可以同时蚀刻虚拟沟道图案38B。因此，第一开口OP1中的虚拟沟道图案38B所位于的一些区域被重新打开。

[0067] 参照图3H，去除掩模图案41，然后形成第二导电层42。第二导电层42可以由导电材料制成，并且可以包括与第一类型不同的第二类型的杂质。例如，在实施方式中，第二导电层42可以是包括P型杂质的多晶硅层。

[0068] 参照图3I，通过平坦化第一导电层40和第二导电层42直到露出层叠结构ST的表面，来形成第一焊盘40A和第二焊盘42A。第一焊盘40A可以位于间隙填充层39上，并且与沟道图案38A的内表面接触。第二焊盘42A可以位于间隙填充层39和虚拟沟道图案38B上，并且与虚拟沟道图案38B的上表面接触。在实施方式中，第二焊盘42A的宽度W2可以比第一焊盘40A的宽度W1的宽。

[0069] 在实施方式中，可以仅使用第一导电层40来形成第一焊盘40A和第二焊盘42A。例如，在通过平坦化图3F的第一导电层40形成第一焊盘40A和第二焊盘42A之后，可以用第二类型的杂质选择性掺杂第二焊盘42A。

[0070] 参照图3J，形成穿过层叠结构ST的第二狭缝SL2。例如，在掩模图案43形成于层叠结构ST上之后，通过使用掩模图案43作为蚀刻屏障物蚀刻层叠结构ST来形成第二狭缝SL2。

[0071] 第二狭缝SL2可以位于第三区域R3中。第二狭缝SL2可以位于相邻存储块MB之间的边界处。第二狭缝SL2可以具有沿一个方向延伸的线的形状，或者具有插塞形状并且可以彼此相距预定距离地布置。此外，第二狭缝SL2可以形成为它们使层叠结构ST中所包括的第一材料层32和第三材料层35露出的深度。第二狭缝SL2可以部分地穿过基板30，但是他们不露出连接图案38C和围绕连接图案38C的存储器层37。

[0072] 随后，可以根据构成第一材料层32和第三材料层35的材料执行附加工艺。在示例中，当第一材料层32和第三材料层35是牺牲层而第二材料层33和第四材料层36是绝缘层时，第一材料层32和第三材料层35被导电层44代替。在形成导电层44之前，可以在去除了第一材料层32和第三材料层35的区域中附加形成存储器层。在另一示例中，当第一材料层32和第三材料层35是导电层而第二材料层33和第四材料层36是绝缘层时，可以执行硅化工艺。在又一示例中，当第一材料层32和第三材料层35是导电层而第二材料层33和第四材料层36是牺牲层时，第二材料层33和第四材料层36可以被绝缘层代替。

[0073] 参照图3K，间隔件45形成在第二狭缝SL2中。间隔件45可以由例如氧化物的绝缘材料形成。随后，通过蚀刻通过第二狭缝SL2露出的基板30来露出存储器层37，然后蚀刻存储器层37。因此，露出连接图案38C。

[0074] 随后，在第二狭缝SL2中形成源极连接结构46。源极连接结构46可以直接连接到连接图案38C。此外，源极连接结构46可以包括填充在第二狭缝SL2的下部区域中的第一导电图案46A和填充在第二狭缝SL2的上部区域中的第二导电图案46B。第二导电图案46B可以包括电阻比第一导电图案46A的电阻低的材料。例如，用于第一导电图案46A的合适材料可以包括多晶硅，而用于第二导电图案46B的合适材料可以包括金属。

[0075] 可以使用包括例如沉积法、选择性生长法等的合适方法形成第一导电图案46A和第二导电图案46B。例如，可以通过使用沉积工艺沉积多晶硅层，然后执行回蚀工艺来形成第一导电图案46A。另选地，可以通过使用选择性生长工艺，使得从连接图案38C生长多晶硅层来形成第一导电图案46A。另外，可以通过沉积包括例如钨等的金属层然后执行平坦化工艺直到露出掩模图案43的表面来形成第二导电图案46B。

[0076] 随后，尽管附图中未示出，但是可以形成连接到沟道图案38A和虚拟沟道图案38B的线。例如，可以形成连接到沟道图案38A的位线、连接到虚拟沟道图案38B的阱线等。

[0077] 图4是例示根据本公开的实施方式的存储器系统的配置的框图。

[0078] 参照图4，根据本公开的实施方式的存储器系统1000可以包括存储器装置1200和控制器1100。

[0079] 存储器装置1200用于存储数据。数据可以具有各种数据格式，诸如文本、图形和软件代码。存储器装置1200可以是非易失性存储器。此外，存储器装置1200可以具有参照图1A至图3K描述的结构，并且可以根据参照图1A至图3K描述的制造方法来制造。在实施方式中，存储器装置1200可以包括：层叠结构；穿过层叠结构的源极连接结构；位于源极连接结构的一侧的n个第一沟道行，n个第一沟道行包括沟道图案；位于源极连接结构的另一侧的n+k个第二沟道行，n+k个第二沟道行包括沟道图案或虚拟沟道图案。存储器装置1200的结构和制造方法与上述相同，因此，不再重复其详细描述。

[0080] 控制器1100连接到主机和存储器装置1200，并且被配置为响应于来自主机的请求而访问存储器装置1200。例如，控制器1100被配置为控制存储器装置1200的读取操作、写入操作、擦除操作和后台操作。

[0081] 控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储器接口1150等。

[0082] RAM 1110可以用作CPU 1120的工作存储器，存储器装置1200和主机之间的缓存存储器，以及存储器装置1200和主机之间的缓冲存储器。作为参考，RAM 1110可以用静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。

[0083] CPU 1120可以被配置为控制控制器1100的操作。例如，CPU 1120可以被配置为操作RAM 1110中存储的诸如闪存转换层(FTL)之类的固件。

[0084] 主机接口1130被配置为与主机接口连接。例如，控制器1100使用诸如以下的各种接口协议中至少之一与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私有协议。

[0085] ECC电路1140被配置为例如使用纠错码(ECC)来检测并校正包括在从存储器装置1200读取的数据中的错误。

[0086] 存储器接口1150可以被配置为与存储器装置1200接口连接。例如，存储器接口1150可以包括NAND接口和NOR接口中至少之一。

[0087] 控制器1100还可以包括用于临时存储数据的缓冲存储器(未示出)。缓冲存储器可以用于临时存储通过主机接口1130向外部传送的数据或者通过存储器接口1150从存储器装置1200传送的数据。控制器1100还可以包括存储用于与主机接口连接的代码数据的ROM。

[0088] 如上所述，根据本公开的实施方式的存储器系统1000包括具有改进的集成度和改进的特性的存储器装置1200，因此还能够提高存储器系统1000的集成度和特性。

[0089] 图5是例示根据本公开的实施方式的存储器系统的配置的框图。在下文中，将不再重复与上述内容重复内容的描述。

[0090] 参照图5，根据本公开的实施方式的存储器系统1000'可以包括存储器装置1200'和控制器1100。控制器1100可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、和存储器接口1150等。

[0091] 存储器装置1200'可以是非易失性存储器。此外，存储器装置1200'可以具有参照图1A至图3K描述的结构并且可以根据参照图1A至图3K描述的制造方法来制造。在实施方式中，存储器装置1200'可以包括：层叠结构；穿过层叠结构的源极连接结构；位于源极连接结构的一侧的n个第一沟道行，n个第一沟道行包括沟道图案；以及位于源极连接结构的另一侧的n+k个第二沟道行，n+k个第二沟道行包括沟道图案或虚拟沟道图案。存储器装置1200'的结构和制造方法与上述相同，因此，不再重复其详细描述。

[0092] 存储器装置1200'可以是包括多个存储器芯片的多芯片封装件。多个存储器芯片可以被划分为被配置为经由第一通道至第k通道(CH1至CHk)与控制器1100通信的多个组。另外，一个组中所包括的存储器芯片可以被配置为经由公共通道与控制器1100通信。作为参考，存储器系统1000'可以被修改为使得一个存储器芯片连接到一个信道。

[0093] 如上所述，根据本公开的实施方式的存储器系统1000'包括具有改进的集成度和改进的特性的存储器装置1200'，因此能够改进存储器系统1000'的集成度和特性。具体而言，存储器装置1200'被配置为多芯片封装件，使得能够增加存储器系统1000'的数据存储容量，并且能够提高存储器系统1000'的操作速度。

[0094] 图6是例示根据本公开的实施方式的计算系统的配置的框图。在下文中，将不再重复与上述内容重复的内容的描述。

[0095] 参照图6，根据本公开的实施方式的计算系统2000可以包括存储器装置2100、CPU 2200、RAM 2300、用户接口2400、电源2500、和系统总线2600等。

[0096] 存储器装置2100存储通过用户接口2400提供的数据、由CPU 2200处理的数据等。另外，存储器装置2100通过系统总线2600电连接到CPU 2200、RAM 2300、用户接口2400、和电源2500等。例如，存储器装置2100可以通过控制器(未示出)连接到系统总线2600或直接地连接到系统总线2600。当存储器装置2100直接连接到系统总线2600时，控制器的功能可以由CPU 2200、RAM 2300等执行。

[0097] 存储器装置2100可以是非易失性存储器。此外，存储器装置2100可以具有参照图1A至图3K描述的结构并且可以根据参照图1A至图3K描述的制造方法来制造。在实施方式中，存储器装置2100可以包括：层叠结构；穿过层叠结构的源极连接结构；位于源极连接结构的一侧的n个第一沟道行，n个第一沟道行包括沟道图案；以及位于源极连接结构的另一侧的n+k个第二沟道行，n+k个第二沟道行包括沟道图案或虚拟沟道图案。存储器装置2100的结构和制造方法与上述相同，因此，不再重复其详细描述。

[0098] 存储器装置2100可以是参照图5描述的包括多个存储器芯片的多芯片封装件。

[0099] 如上所述配置的计算系统2000可以是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、3维电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器、用于在无线环境中通信信息的设备、构成家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成远程信息处理网络的各种电子设备之一、RFID设备等。

[0100] 如上所述，根据本公开的实施方式的计算系统2000包括具有改进的集成度和改进的特性的存储器装置2100，因此也能够改进计算系统2000的特性。

[0101] 图7是例示根据本公开的实施方式的计算系统的框图。

[0102] 参照图7，根据本公开的实施方式的计算系统3000可以包括软件层，该软件层包括操作系统3200、应用3100、文件系统3300、和转换层3400等。另外，计算系统3000可以包括存储器装置3500的硬件层等。

[0103] 操作系统3200可以管理计算系统3000的软件资源、硬件资源等，并控制中央处理单元的程序执行。应用3100是在计算系统3000上运行的各种应用程序之一，并且可以是操作系统3200执行的实用程序。

[0104] 文件系统3300表示用于管理计算系统3000中的数据、文件等的逻辑结构，并且根据规则来对存储器装置3500中所存储的数据或文件进行组织管理。可以根据计算系统3000中使用的操作系统3200来确定文件系统3300。例如，当操作系统3200是微软的Windows操作系统之一时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。当操作系统3200是Unix/Linux操作系统之一时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。

[0105] 在该附图中，操作系统3200、应用3100和文件系统3300被示为独立的块。然而，应用3100和文件系统3300可以包括在操作系统3200中。

[0106] 转换层3400响应于来自文件系统3300的请求将地址转换成适合于存储器装置3500的形式。例如，转换层3400将文件系统3300生成的逻辑地址转换为存储器装置3500的物理地址。逻辑地址和物理地址之间的映射信息可以存储为地址转换表。例如，转换层3400可以是闪存转换层(FTL)、通用闪存储存链路层(ULL)等。

[0107] 存储器装置3500可以是非易失性存储器。此外，存储器装置3500可以具有参照图1A至图3K描述的结构并且可以根据参照图1A至图3K描述的制造方法来制造。在实施方式中，存储器装置3500可以包括：层叠结构；穿过层叠结构的源极连接结构；位于源极连接结构的一侧的n个第一沟道行，n个第一沟道行包括沟道图案；位于源极连接结构的另一侧的n+k个第二沟道行，n+k个第二沟道行包括沟道图案或虚拟沟道图案。存储器装置3500的结构和制造方法与上述相同，因此，不再重复其详细描述。

[0108] 如上所述配置的计算系统3000可以被划分为在上层区域中执行的操作系统层和在下层区域中执行的控制器层。应用3100、操作系统3200和文件系统3300包括在操作系统层中，并且可以由计算系统3000的工作存储器驱动。此外，转换层3400可以包括在操作系统层或控制器层中。

[0109] 如上所述，根据本公开的实施方式的计算系统3000包括具有改进的集成度和改进的特性的存储器装置3500，因此也能够改进计算系统3000的特性。

[0110] 根据本公开，能够提供具有稳定结构和改进的可靠性的半导体器件。此外，在半导体器件的制造中，能够降低工艺的难度水平，能够简化制造工艺，并且能够降低制造成本。

[0111] 本文已经公开了示例实施方式，并且尽管采用了特定术语，但是它们仅以一般性和描述性意义来使用和解释，并非出于限制性目的。在某些情况下，如在提交本申请时的本领域普通技术人员所清楚的，除非另外特别指出，否则结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其他实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。

[0112] 相关申请的交叉引用

[0113] 本申请要求于2018年5月23日提交的韩国专利申请No.10-2018-0058184的优先权，其全部内容通过引入并入本文。

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