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非易失性存储装置及非易失性存储装置的操作方法

阅读：930发布：2020-05-13

专利汇可以提供非易失性存储装置及非易失性存储装置的操作方法专利检索，专利查询，专利分析的服务。并且本发明提供一种非易失性存储装置和非易失性存储装置的操作方法，非易失性存储装置可以包括第一存储单元阵列、第二存储单元阵列、位线开关和感测控制信号发生电路。第一存储单元阵列和第二存储单元阵列可以耦接到位线。所述位线开关可以根据所述非易失性存储装置的操作时段来将所述第一存储单元阵列电耦接到所述第二存储单元阵列。，下面是非易失性存储装置及非易失性存储装置的操作方法专利的具体信息内容。

权利要求

1.一种非易失性存储装置，包括：
第一存储单元阵列，其包括耦接在多个第一字线与位线之间的多个第一存储单元；
第二存储单元阵列，其包括耦接在多个第二字线与所述位线之间的多个第二存储单元；
位线开关，其耦接到所述位线，以及被配置成将所述第一存储单元阵列电耦接到所述第二存储单元阵列，其中，所述位线开关根据所述非易失性存储装置的操作时段来将所述第一存储单元阵列电耦接到所述第二存储单元阵列。
2.如权利要求1所述的非易失性存储装置，其中，在读取储存在所述第一存储单元阵列的所述多个第一存储单元中的数据时，所述位线开关将所述第一存储单元阵列与所述第二存储单元阵列电隔离。
3.如权利要求1所述的非易失性存储装置，还包括：
感测控制信号发生电路，其被配置成根据所述非易失性存储装置的所述操作时段来产生位线控制信号，
其中，所述位线开关基于所述位线控制信号来将所述第一存储单元阵列电耦接到所述第二存储单元阵列，以及
其中，在读取储存在所述第一存储单元阵列的所述多个第一存储单元中的数据时，所述感测控制信号发生电路将所述位线控制信号禁止，以将所述第一存储单元阵列与所述第二存储单元阵列电隔离。
4.一种非易失性存储装置，包括：
第一存储单元阵列，其包括耦接在多个第一字线与位线之间的多个第一存储单元；
第二存储单元阵列，其包括耦接在多个第二字线与所述位线之间的多个第二存储单元；
位线开关，其耦接到所述位线，以及被配置成基于位线控制信号来将所述第一存储单元阵列电耦接到所述第二存储单元阵列；以及
数据感测电路，被配置成在除第一时段之外的时段期间基于上电信号来将耦接到所述位线的感测节点预充电，被配置成在所述第一时段之内的第二时段期间将输出节点预充电，以及被配置成在所述第二时段之后通过根据所述感测节点的电压电平改变所述输出节点的电压电平来产生输出信号。
5.如权利要求4所述的非易失性存储装置，其中，所述第一存储单元阵列被配置成储存用于如下至少一种的电压设置信息：对所述第二存储单元阵列的所述第二存储单元编程、读取储存在所述第二存储单元阵列的所述第二存储单元中的数据。
6.如权利要求4所述的非易失性存储装置，其中，基于所述位线控制信号，位线开关被配置成在用于对所述第二存储单元阵列的所述第二存储单元编程的断裂时段期间、通过所述位线来将所述第一存储单元阵列耦接到所述第二存储单元阵列，以及被配置成在除所述断裂时段之外的时段期间、将所述第一存储单元阵列与所述第二存储单元阵列电隔离。
7.如权利要求4所述的非易失性存储装置，其中，所述数据感测电路包括：
感测控制信号发生电路，被配置成基于所述上电信号来产生第一预充电信号和第二预充电信号；以及
第一感测放大器，被配置成基于所述第一预充电信号和所述第二预充电信号来产生所述输出信号。
8.如权利要求7所述的非易失性存储装置，其中，所述感测控制信号发生电路包括：
脉冲发生器，被配置成基于所述上电信号来产生第一控制信号；
定时控制信号发生器，被配置成基于所述第一控制信号来产生第一定时控制信号和第二定时控制信号；
使能控制信号发生器，被配置成基于所述第一控制信号和所述第一定时控制信号来产生第二控制信号；
第一预充电信号发生器，被配置成基于所述第二控制信号来产生所述第一预充电信号；以及
第二预充电信号发生器，被配置成基于所述第二控制信号和所述第二定时控制信号来产生所述第二预充电信号。
9.如权利要求8所述的非易失性存储装置，其中，所述定时控制信号发生器包括：
启动振荡器，被配置成基于所述第一控制信号来产生振荡信号；以及
启动计数器，被配置成通过对所述振荡信号计数来产生所述第一定时控制信号和所述第二定时控制信号。
10.如权利要求8所述的非易失性存储装置，其中，所述感测控制信号发生电路还包括第三预充电信号发生器，所述第三预充电信号发生器被配置成基于所述上电信号和启动结束信号来产生第三预充电信号。
11.如权利要求8所述的非易失性存储装置，其中，所述定时控制信号发生器还被配置成产生计数结束信号，以及其中，所述感测控制信号发生电路还被配置成基于所述计数结束信号来产生启动信号。
12.如权利要求8所述的非易失性存储装置，其中，所述感测控制信号发生电路还被配置成基于断裂使能信号来产生所述位线控制信号。
13.如权利要求7所述的非易失性存储装置，其中，所述第一感测放大器包括：
读取开关，被配置成基于所述位线控制信号来将所述位线与所述感测节点耦接；
第一预充电单元，被配置成基于所述第一预充电信号来将所述感测节点的电压电平驱动到低电压；
感测单元，被配置成基于所述感测节点的电压电平来提供高电压，其中，所述高电压比所述低电压更高；
第二预充电单元，被配置成基于所述第二预充电信号，将输出节点的电压电平驱动到所述低电压，以及将所述感测单元耦接到所述输出节点；以及
输出锁存单元，被配置成通过锁存所述输出节点的电压电平来产生所述输出信号。
14.如权利要求13所述的非易失性存储装置，其中，所述第一感测放大器还包括第三预充电单元，所述第三预充电单元被配置成基于第三预充电信号来将所述感测节点预充电到所述低电压。
15.如权利要求7所述的非易失性存储装置，还包括第二感测放大器，所述第二感测放大器被配置成在所述第一时段之后的启动操作时段期间耦接到所述位线，以及被配置成读取储存在所述第二存储单元阵列的所述多个第二存储单元中的数据。
16.一种非易失性存储装置的操作方法，所述非易失性存储装置包括通过位线而彼此电耦接的第一存储单元阵列和第二存储单元阵列，所述操作方法包括：
基于上电信号将所述第一存储单元阵列与所述第二存储单元阵列电隔离；
通过耦接到所述第一存储单元阵列的所述位线来改变感测节点的电压电平；
在第一时段期间防止所述感测节点被预充电；
在所述第一时段之内的第二时段期间将输出节点预充电；以及
在所述第二时段之后通过基于所述感测节点的电压电平改变所述输出节点的电压电平来产生所述输出信号。
17.如权利要求16所述的操作方法，
还包括：在启动操作时段期间将所述感测节点预充电，
其中，所述在启动操作时段期间将所述感测节点预充电是在将所述第一存储单元阵列与所述第二存储单元阵列电隔离时执行的。
18.如权利要求17所述的操作方法，其中，在所述启动操作时段期间将所述感测节点预充电的驱动力比改变所述感测节点的电压电平的驱动力更小。
19.如权利要求16所述的操作方法，还包括：
基于所述上电信号来产生振荡信号，以及通过对所述振荡信号计数来确定所述第一时段；以及
通过对所述振荡信号计数来确定所述第二时段。
20.如权利要求16所述的操作方法，还包括：基于所述输出信号来设置电压电平，以及基于设置的所述电压电平来读取储存在所述第二存储单元阵列中的数据。
21.如权利要求16所述的操作方法，其中，在所述第二时段之后通过基于所述感测节点的电压电平改变所述输出节点的电压电平来产生所述输出信号，是在所述第一存储单元阵列和所述第二存储单元阵列经由所述位线彼此电耦接时执行。

说明书全文

非易失性存储装置及非易失性存储装置的操作方法

[0001] 相关申请的交叉引用

[0002] 本申请要求2018年4月23日向韩国知识产权局提交的申请号为10-2018-0046537的韩国申请的优先权，其通过引用整体合并于此。

技术领域

[0003] 本公开的各个实施例涉及一种集成电路技术，更具体地，涉及一种半导体装置和非易失性存储器件。

背景技术

[0004] 电子设备包括很多电子元件，计算机系统包括很多半导体装置，每个半导体装置包括很多半导体。半导体装置可以包括非易失性存储装置，以及可以储存与半导体装置的操作相关的信息。非易失性存储装置可以包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、一次性可编程(OTP)存储器等。

[0005] 在上述的非易失性存储装置之中，OTP存储器包括熔丝阵列作为存储单元阵列。熔丝阵列包括多个熔丝，以及根据熔丝的编程状态来储存各种数据。熔丝可以包括物理熔丝和电熔丝。在它们之间，电熔丝广泛用于半导体装置技术的领域中。反熔丝是电熔丝的实例。反熔丝可以通过电信号来编程。使用金属-氧化物-半导体(MOS)晶体管的反熔丝可以通过MOS晶体管的栅氧化物的击穿来被编程。储存在反熔丝中的数据通过感测反熔丝的击穿状态来读取。发明内容

[0006] 根据本公开的一个实施例，一种非易失性存储装置可以包括第一存储单元阵列、第二存储单元阵列、位线开关和感测控制信号发生电路。所述第一存储单元阵列包括耦接在多个第一字线与位线之间的多个第一存储单元。所述第二存储单元阵列包括耦接在多个第二字线与所述位线之间的多个第二存储单元。所述位线开关耦接到所述位线，以及被配置成将所述第一存储单元阵列电耦接到所述第二存储单元阵列。所述位线开关可以根据所述非易失性存储装置的操作时段来将所述第一存储单元阵列电耦接到所述第二存储单元阵列。

[0007] 根据本公开的一个实施例，一种非易失性存储装置可以包括第一存储单元阵列、第二存储单元阵列、位线开关和数据感测电路。所述第一存储单元阵列包括耦接在多个第一字线与位线之间的多个第一存储单元。所述第二存储单元阵列包括耦接在多个第二字线与所述位线之间的多个第二存储单元。所述位线开关耦接到所述位线，以及被配置成基于位线控制信号来将所述第一存储单元阵列电耦接到所述第二存储单元阵列。所述数据感测电路被配置成在除第一时段之外的时段期间基于上电信号来将耦接到所述位线的感测节点预充电，被配置成在所述第一时段之内的第二时段期间将输出节点预充电，以及被配置成在所述第二时段之后通过根据所述感测节点的电压电平改变所述输出节点的电压电平来产生输出信号。

[0008] 根据本公开的一个实施例，一种非易失性存储装置的操作方法，所述非易失性存储装置包括通过位线而彼此电耦接的第一存储单元阵列和第二存储单元阵列，所述操作方法可以包括：基于上电信号来将所述第一存储单元阵列与所述第二存储单元阵列电隔离。所述操作方法还包括：通过耦接到所述第一存储单元阵列的所述位线来改变感测节点的电压电平，以及在第一时段期间防止所述感测节点被预充电。所述操作方法额外地包括：在所述第一时段之内的第二时段期间将输出节点预充电，以及在所述第二时段之后通过基于所述感测节点的电压电平改变输出节点的电压电平来产生所述输出信号。

[0009] 根据本公开的一个实施例，一种非易失性存储装置的操作方法，所述非易失性存储装置包括通过位线而彼此电耦接的第一存储单元阵列和第二存储单元阵列，所述操作方法可以包括：根据所述非易失性存储装置的操作时段来将所述第一存储单元阵列与所述第二存储单元阵列电隔离。附图说明

[0010] 附图连同下面的详细描述被包含在说明书中并形成说明书的一部分，在附图中相同的附图标记在各单独视图中指代相同或功能类似的元件，附图还用来图示包括所要求保护的新颖性的构思的实施例，以及说明那些实施例的各种原理和优点。

[0011] 图1示出了图示根据本公开的一个实施例的非易失性存储装置的配置的图。

[0012] 图2示出了图示图1中所示的第一感测放大器的配置的图。

[0013] 图3示出了图示图1中所示的感测控制信号发生电路的配置的图。

[0014] 图4示出了图示图3中所示的脉冲发生器的配置的图。

[0015] 图5示出了图示图3中所示的使能控制信号发生器的配置的图。

[0016] 图6示出了图示图3中所示的第一预充电信号发生器的配置的图。

[0017] 图7示出了图示图3中所示的第二预充电信号发生器的配置的图。

[0018] 图8示出了图示图3中所示的第三预充电信号发生器的配置的图。

[0019] 图9示出了根据本公开的一个实施例的非易失性存储装置的操作的时序图。

具体实施方式

[0020] 下面参照通过附图而图示的实施例来描述根据本公开的半导体装置。

[0021] 图1示出了图示根据本公开的一个实施例的非易失性存储装置1的配置的图。参见图1，非易失性存储装置1可以包括存储单元阵列110。存储单元阵列110可以包括多个字线、多个位线、和耦接到多个字线与多个位线之间的交叉点的多个存储单元。多个存储单元可以包括非易失性存储单元。例如，存储单元可以为熔丝单元，熔丝单元可以包括电熔丝和/或反熔丝。实施例不局限于特定类型的存储单元，且多个存储单元可以代表任何类型的已知非易失性存储单元。存储单元阵列110可以包括第一存储单元阵列111和第二存储单元阵列112。第一存储单元阵列111可以包括多个字线SWL<0:7>(如所示的SWL<0>…SWL<7>；也称作第一字线)和位线BLn(n是等于或大于零(0)的整数)。第二存储单元阵列112可以包括多个字线AWL(也称作第二字线)和位线BLn。第一存储单元阵列111和第二存储单元阵列112可以共用位线BLn。即，第一存储单元阵列111的多个字线SWL<0:7>和第二存储单元阵列112的多个字线AWL可以共同耦接到位线BLn。第一存储单元阵列111可以储存第一信息，第二存储单元阵列112可以储存第二信息。第一信息和第二信息可以为相同类型或不同类型的数据。例如，第一信息可以为包括非易失性存储装置1的半导体装置的操作设置信息。第二信息可以为半导体装置的缺陷信息和/或修复信息。在一个实例中，第一信息可以包括用来设置电压电平的信息，其用于将数据编程到第二存储单元阵列112中、或者用于根据第二信息来读取储存在第二存储单元阵列112中的数据。

[0022] 第一存储单元阵列111可以包括第一存储单元S0至第八存储单元S7(如所示的S0…S7)。实施例不局限于第一存储单元阵列111中包括的任何特定数量的存储单元(也称作第一存储单元)。第一存储单元S0至第八存储单元S7可以形成组。例如，第一存储单元S0至第八存储单元S7的阻抗值和/或电阻值可以被组合以形成单条数据。虽然未示出，但是第一存储单元阵列111还可以包括形成多个组的存储单元。第一存储单元阵列111的存储单元可以接收第一编程信号至第八编程信号SPG<0:7>(如所示的SPG<0>…SPG<7>)之中的指定编程信号，以及可以接收字线选择信号或者可以耦接到多个字线SWL<0:7>。第一编程信号至第八编程信号SPG<0:7>可以被施加以编程或读取第一存储单元S0至第八存储单元S7。第一编程信号至第八编程信号SPG<0:7>可以具有第一预定电压电平以编程第一存储单元S0至第八存储单元S7。第一编程信号至第八编程信号SPG<0:7>可以具有第二预定电压电平以允许电流流经第一存储单元S0至第八存储单元S7用于读取第一存储单元S0至第八存储单元S7的状态。第一预定电压电平可以等于或高于第二预定电压电平。当多个字线SWL<0:7>被使能时，第一存储单元S0至第八存储单元S7可以分别耦接到位线BLn。例如，第一存储单元S0可以接收第一编程信号SPG<0>以及可以耦接到第一字线SWL<0>。第八存储单元S7可以接收第八编程信号SPG<7>以及可以耦接到第八字线SWL<7>。

[0023] 第二存储单元阵列112可以包括存储单元Am(m是比零(0)大的整数)。存储单元Am(也称作第二存储单元)可以接收另一编程信号APG，以及可以耦接到多个字线AWL。第一编程信号至第八编程信号SPG<0:7>和编程信号APG可以基于彼此不同的地址信号来产生。多个字线SWL<0:7>和多个字线AWL可以基于彼此不同的地址信号来被使能。非易失性存储装置1还可以包括第一解码器121和第二解码器122。第一解码器121可以产生第一编程信号至第八编程信号SPG<0:7>，以及可以将多个字线SWL<0:7>使能。第二解码器122可以产生另一编程信号APG，以及可以将多个字线AWL使能。第一存储单元S0至第八存储单元S7和存储单元Am可以基于第一编程信号至第八编程信号SPG<0:7>和编程信号APG来编程。例如，第一存储单元S0至第八存储单元S7和存储单元Am可以被设置成具有不同的电阻值以储存数据。例如，当第一存储单元S0至第八存储单元S7和存储单元Am为电熔丝和/或反熔丝时，第一存储单元S0至第八存储单元S7和存储单元Am可以在它们断裂时处于低电阻状态，以及可以在它们未断裂时处于高电阻状态。因此，当读取储存在第一存储单元S0至第八存储单元S7以及存储单元Am中的数据时，流经位线BLn的电流和/或位线BLn的电压可以根据第一存储单元S0至第八存储单元S7和存储单元Am的电阻状态而改变。

[0024] 非易失性存储装置1还可以包括位线开关113。位线开关113可以接收位线控制信号SBLC。位线开关113可以基于位线控制信号SBLC来将第一存储单元阵列111和第二存储单元阵列112电耦接。位线开关113可以耦接和/或设置在位线BLn的中部之中或之内。位线开关113可以耦接和/或设置在将第一存储单元阵列111和第二存储单元阵列112彼此区分开的位置中。当位线控制信号SBLC被使能时，位线开关113可以将第一存储单元阵列111电耦接到第二存储单元阵列112。当位线控制信号SBLC被禁止时，位线开关113可以将第一存储单元阵列111与第二存储单元阵列112电隔离。位线控制信号SBLC可以根据非易失性存储装置1的操作时段来被选择性地使能。例如，位线控制信号SBLC可以在其中第一存储单元阵列111的存储单元被编程的断裂时段期间被使能，以及可以在除断裂时段之外的时段期间被禁止。当第一存储单元阵列111与第二存储单元阵列112电隔离、以及通过位线BLn来读取储存在第一存储单元阵列111中的数据时，位线开关113可以阻止第二存储单元阵列112的加载，以及可以允许储存在第一存储单元阵列111中的数据被精确地读取。

[0025] 非易失性存储装置1还可以包括数据感测电路130。数据感测电路130可以通过经由位线BLn读取储存在第一存储单元阵列111的第一存储单元S0至第八存储单元S7中的数据来产生输出信号SOUT。数据感测电路130可以通过根据操作时段执行各种预充电操作来读取储存在存储单元阵列110中的数据。数据感测电路130可以基于上电信号(power-up signal)PWRUP来执行预充电操作，以及可以感测和放大储存在第一存储单元阵列111的第一存储单元S0至第八存储单元S7中的数据。数据感测电路130可以基于上电信号PWRUP来产生多个预充电信号，以及可以基于多个预充电信号来读取储存在第一存储单元阵列111中的数据。参见图1，数据感测电路130可以包括启动(boot-up)控制电路131、感测控制信号发生电路132和第一感测放大器133。

[0026] 启动控制电路131可以通过接收第一电源电压VDD1来产生上电信号PWRUP。第一电源电压VDD1可以为包括非易失性存储装置1的半导体装置的电源电压，以及可以通过外部电源来提供。当第一电源电压VDD1被提供时，启动控制电路131可以通过检测第一电源电压VDD1是否达到目标电平来将上电信号PWRUP使能。例如，上电信号PWRUP可以根据第一电源电压VDD1的电平而上升，以及可以在第一电源电压VDD1达到目标电平时被使能到低电平。上电信号PWRUP可以指示非易失性存储装置1的启动操作时段的开始。在一个实施例中，启动控制电路131可以连同第一电源电压VDD1一起接收第二电源电压VDD2。第二电源电压VDD2可以通过外部电源来提供，或者可以在半导体装置之内产生。第二电源电压VDD2可以具有比第一电源电压VDD1更高的电压电平。启动控制电路131可以检测第二电源电压VDD2是否达到另一目标电压。在一个实施例中，启动控制电路131可以在第一电源电压VDD1和第二电源电压VDD2二者都达到它们的目标电平时将上电信号PWRUP使能。启动控制电路131可以在上电信号PWRUP被使能之后的预定时间处产生启动结束信号MRSD。启动结束信号MRSD可以指示非易失性存储装置1的启动操作时段的结束。所述预定时间可以任意地设置。

[0027] 感测控制信号发生电路132可以接收上电信号PWRUP和启动结束信号MRSD。感测控制信号发生电路132可以基于上电信号PWRUP来产生各种感测控制信号以用于非易失性存储装置1执行读取操作。感测控制信号发生电路132可以基于启动结束信号MRSD来将任何使能的感测控制信号禁止。感测控制信号发生电路132可以基于上电信号PWRUP而产生第一预充电信号BLPCG和第二预充电信号SPCG。感测控制信号发生电路132可以基于断裂使能信号RUPEN来产生位线控制信号SBLC。感测控制信号发生电路132还可以基于上电信号PWRUP来产生第三预充电信号PLEAK。感测控制信号发生电路132还可以产生启动信号BOOTEN。在从第一存储单元阵列111的读取操作完成时，感测控制信号发生电路132可以产生用于从第二存储单元阵列112的读取操作的启动信号BOOTEN。

[0028] 第一感测放大器133可以读取储存在第一存储单元阵列111的第一存储单元S0至第八存储单元S7中的数据。第一感测放大器133可以在执行预充电操作时读取储存在第一存储单元S0至第八存储单元S7中的数据。当第一编程信号至第八编程信号SPG<0:7>被提供、以及多个字线SWL<0:7>被使能以用于读取储存在第一存储单元S0至第八存储单元S7中的数据时，可能在形成第一存储单元S0至第八存储单元S7的晶体管中出现栅极泄漏。栅极泄漏可以引起位线BLn的电压电平上升，或者即使当第一存储单元S0至第八存储单元S7处于高电阻状态时也可以引起电流流经位线BLn。因此，第一感测放大器133可以使引入至位线BLn的泄漏的效应最小化，以及通过在多个区段中执行各种预充电操作来执行精确的感测操作。第一感测放大器133可以经由位线BLn耦接到第一存储单元阵列111。第一感测放大器133可以接收第一预充电信号BLPCG和第二预充电信号SPCG。第一感测放大器133可以基于第一预充电信号BLPCG来执行第一预充电操作，以及可以基于第二预充电信号SPCG来执行第二预充电操作。第一感测放大器133可以通过基于位线控制信号SBLC、第一预充电信号BLPCG和第二预充电信号SPCG感测位线BLn的电压电平来产生输出信号SOUT。第一感测放大器133可以在上电信号PWRUP被使能之后的第一时段期间变得准备好用于感测位线BLn的电压电平。第一预充电信号BLPCG可以在第一时段期间被禁止，以及可以在除第一时段之外的时段期间被使能。第一感测放大器133可以不在第一时段期间执行第一预充电操作，而可以在除第一时段之外的时段期间执行第一预充电操作。第二预充电信号SPCG可以在第二时段期间被使能。第二时段可以比第一时段更短，以及可以在第一时段之内。第一感测放大器133可以在第一时段之内的第二时段期间执行第二预充电操作，以及可以在第二预充电操作完成之后通过感测位线BLn的电压电平来产生输出信号SOUT。第一感测放大器133还可以接收第三预充电信号PLEAK。第一感测放大器133还可以基于第三预充电信号PLEAK来执行额外的预充电操作。第三预充电信号PLEAK可以在非易失性存储装置1的启动操作时段期间被使能。启动操作时段可以包括第一时段和第二时段。

[0029] 数据感测电路130还可以包括第二感测放大器134。第二感测放大器134可以读取储存在第二存储单元阵列112的存储单元Am中的数据。第二感测放大器134可以耦接到位线BLn，以及可以经由位线BLn来读取储存在第二存储单元阵列112的存储单元Am中的数据。第二感测放大器134可以接收启动信号BOOTEN。第二感测放大器134可以基于启动信号BOOTEN来执行从第二存储单元阵列112的读取操作。

[0030] 图2示出了图示图1中所示的第一感测放大器133的表示的图。参见图2，第一感测放大器133可以包括感测单元210、第一预充电单元220、第二预充电单元230和输出锁存单元240。感测单元210可以耦接到位线BLn。感测单元210可以经由感测节点SN耦接到位线BLn。感测单元210可以根据感测节点SN的电压电平来提供高电压VH。例如，感测单元210可以在感测节点SN的电压电平处于高电平时提供高电压VH，以及可以在感测节点SN的电压电平处于低电平时不提供高电压VH。

[0031] 第一预充电单元220可以耦接到感测节点SN。第一预充电单元220可以接收第一预充电信号BLPCG。第一预充电单元220可以基于第一预充电信号BLPCG来执行第一预充电操作。第一预充电单元220可以基于第一预充电信号BLPCG来预充电感测节点SN。第一预充电单元220可以在除第一时段之外的时段期间通过预充电感测节点SN的电压电平来初始化感测节点SN的电压电平。第一预充电单元220可以在第一时段期间不预充电感测节点SN。第一预充电单元220可以在第一时段期间通过不预充电感测节点SN来允许感测单元210精确地检测感测节点SN的电压电平。第一预充电单元220可以在第一预充电信号BLPCG被使能时将感测节点SN驱动到低电压VL，以及可以在第一预充电信号BLPCG被禁止时不将感测节点SN驱动到低电压VL。

[0032] 第二预充电单元230可以耦接到感测单元210和输出节点ON。第二预充电单元230可以接收第二预充电信号SPCG。第二预充电单元230可以基于第二预充电信号SPCG来执行第二预充电操作。基于第二预充电信号SPCG，第二预充电单元230可以将感测单元210耦接到输出节点ON，或者可以预充电输出节点ON。第二预充电单元230可以在第二时段期间预充电输出节点ON。第二预充电单元230可以在第二预充电信号SPCG被使能时将输出节点ON驱动到低电压VL，以及可以在第二预充电信号SPCG被禁止时将感测单元210耦接到输出节点ON。输出锁存单元240可以耦接到输出节点ON。输出锁存单元240可以锁存输出节点ON的电压电平，以及可以通过缓冲锁存的信号来产生输出信号SOUT。

[0033] 第一感测放大器133还可以包括读取开关250和第三预充电单元260。读取开关250可以基于位线控制信号SBLC而选择性地将第一感测放大器133耦接到位线BLn。例如，读取开关250可以接收位线控制信号SBLC的互补信号SBLCB。读取开关250可以在位线控制信号SBLC被使能时阻挡位线BLn与第一感测放大器133之间的连接，以及可以在位线控制信号SBLC被禁止时将第一感测放大器133耦接到位线BLn。第三预充电单元260可以耦接到感测节点SN。第三预充电单元260可以接收第三预充电信号PLEAK。第三预充电单元260可以基于第三预充电信号PLEAK来预充电感测节点SN。第三预充电单元260可以在第三预充电信号PLEAK被使能时通过将感测节点SN驱动到低电压VL来预充电感测节点SN。根据本发明的一个实施例，第一预充电单元220和第三预充电单元260的驱动力可以足够小，使得感测节点SN的电压电平根据位线BLn的电压电平而改变。

[0034] 感测单元210可以包括第一反相器211和第一晶体管212。第一反相器211的输入节点可以耦接到感测节点SN，以及可以经由感测节点SN和读取开关250耦接到位线BLn。第一晶体管212可以为P沟道MOS晶体管。第一晶体管212可以在其栅极处耦接到第一反相器211的输出节点，以及可以在其源极处接收高电压VH。第一预充电单元220可以包括第二晶体管221。第二晶体管221可以为N沟道MOS晶体管。第二晶体管221可以在其栅极处接收第一预充电信号BLPCG，可以在其漏极处耦接到感测节点SN，以及可以在其源极处耦接到低电压VL。
第二预充电单元230可以包括第三晶体管231和第四晶体管232。第三晶体管231可以为P沟道MOS晶体管，而第四晶体管232可以为N沟道MOS晶体管。第三晶体管231可以在其栅极处接收第二预充电信号SPCG，可以在其源极处耦接到第一晶体管212的漏极，以及可以在其漏极处耦接到输出节点ON。第四晶体管232可以在其栅极处接收第二预充电信号SPCG，可以在其漏极处耦接到输出节点ON，以及可以在其源极处耦接到低电压VL。输出锁存单元240可以包括第二反相器241、第三反相器242、第四反相器243、第五反相器244和第六反相器245。第二反相器241和第三反相器242可以形成锁存器以反相和锁存输出节点ON的电压电平。第四反相器至第六反相器243、244和245可以通过将第二反相器241和第三反相器242反相锁存的信号反相驱动来产生输出信号SOUT。图2示出了被配置成执行缓冲操作的三个反相器，然而，可能的实施例不局限于三个反相器执行缓冲操作。任何奇数数量的反相器都可以被配置来执行缓冲操作。

[0035] 图3示出了图示图1中所示的感测控制信号发生电路132的配置的图。参见图3，感测控制信号发生电路132可以包括脉冲发生器310、定时控制信号发生器320、使能控制信号发生器330、第一预充电信号发生器340和第二预充电信号发生器350。脉冲发生器310可以接收上电信号PWRUP。脉冲发生器310可以基于上电信号PWRUP来产生第一控制信号PWRBOS。脉冲发生器310还可以接收计数结束信号CNTED。脉冲发生器310可以在上电信号PWRUP被使能时将第一控制信号PWRBOS使能，以及可以在计数结束信号CNTED被使能时将第一控制信号PWRBOS禁止。

[0036] 定时控制信号发生器320可以接收第一控制信号PWRBOS，以及可以产生第一定时控制信号CNT<4>和第二定时控制信号CNT<3>。定时控制信号发生器320可以在第一控制信号PWRBOS被使能时执行计数操作，以及可以根据计数操作的结果来产生第一定时控制信号CNT<4>和第二定时控制信号CNT<3>。定时控制信号发生器320可以包括启动振荡器321和启动计数器322。启动振荡器321可以接收第一控制信号PWRBOS，以及可以产生振荡信号OSC。启动振荡器321可以在第一控制信号PWRBOS被使能时产生周期性地触发的振荡信号OSC，诸如时钟信号。启动计数器322可以接收振荡信号OSC，以及可以产生第一定时控制信号CNT<4>、第二定时控制信号CNT<3>和计数结束信号CNTED。启动计数器322可以通过对振荡信号OSC计数来产生第一定时控制信号CNT<4>和第二定时控制信号CNT<3>。例如，启动计数器
322可以通过对振荡信号OSC的触发的数量计数来产生第一定时控制信号CNT<4>和第二定时控制信号CNT<3>。例如，启动计数器322可以在振荡信号OSC触发三次时产生第二定时控制信号CNT<3>，以及可以在振荡信号OSC触发四次时产生第一定时控制信号CNT<4>。启动计数器322可以在振荡信号OSC触发预定次数(例如，五次或者更多次)时将计数结束信号CNTED使能。

[0037] 使能控制信号发生器330可以接收第一控制信号PWRBOS和第一定时控制信号CNT<4>，以及输出第二控制信号PWRSRE。使能控制信号发生器330可以基于第一控制信号PWRBOS和第一定时控制信号CNT<4>来产生第二控制信号PWRSRE。使能控制信号发生器330可以在第一控制信号PWRBOS被使能时将第二控制信号PWRSRE使能，以及可以在第一定时控制信号CNT<4>被使能时将第二控制信号PWRSRE禁止。因此，使能控制信号发生器330可以产生在第一时段期间被使能的第二控制信号PWRSRE。

[0038] 第一预充电信号发生器340可以接收第二控制信号PWRSRE，以及可以输出第一预充电信号BLPCG。第一预充电信号发生器340可以基于第二控制信号PWRSRE来产生第一预充电信号BLPCG。第一预充电信号发生器340可以产生在第二控制信号PWRSRE被使能时被禁止的第一预充电信号BLPCG。例如，第一预充电信号发生器340可以通过将第二控制信号PWRSRE的电压电平移位来产生第一预充电信号BLPCG。

[0039] 第二预充电信号发生器350可以接收第二控制信号PWRSRE和第二定时控制信号CNT<3>，以及可以输出第二预充电信号SPCG。第二预充电信号发生器350可以基于第二控制信号PWRSRE和第二定时控制信号CNT<3>来产生第二预充电信号SPCG。第二预充电信号发生器350还可以接收上电信号PWRUP。第二预充电信号发生器350可以基于上电信号PWRUP来增加第二预充电信号SPCG的电压电平，以及可以在第二控制信号PWRSRE被使能时保持第二预充电信号SPCG被使能。第二预充电信号发生器350可以基于第二定时控制信号CNT<3>而将第二预充电信号SPCG禁止。第二预充电信号发生器350可以产生在第二时段期间被使能的第二预充电信号SPCG。

[0040] 感测控制信号发生电路132还可以包括第三预充电信号发生器360。第三预充电信号发生器360可以接收上电信号PWRUP和启动结束信号MRSD，以及可以输出第三预充电信号PLEAK。第三预充电信号发生器360可以基于上电信号PWRUP通过增加第三预充电信号PLEAK的电压电平来将第三预充电信号PLEAK使能。第三预充电信号发生器360可以在启动结束信号MRSD被使能时将第三预充电信号PLEAK禁止。

[0041] 图4示出了图示图3中所示的脉冲发生器310的配置的示例表示的图。参见图4，脉冲发生器310可以包括使能驱动器410、反相锁存器420和反相器430。使能驱动器410可以包括第一晶体管411和第二晶体管412。例如，第一晶体管411可以为P沟道MOS晶体管，而第二晶体管412可以为N沟道MOS晶体管。第一晶体管411可以在其栅极处接收上电信号PWRUP，以及可以在其源极处接收高电压VH。第二晶体管412可以在其栅极处接收计数结束信号CNTED，可以在其漏极处耦接到第一晶体管411的漏极，以及可以在其源极处耦接到低电压VL。反相锁存器420可以耦接到第一晶体管411和第二晶体管412的漏极。反相锁存器420可以将从第一晶体管411和第二晶体管412的漏极输出的信号反相，以及可以保持反相信号的电平。反相器430可以通过将从反相锁存器420输出的信号反相来产生第一控制信号PWRBOS。当上电信号PWRUP被使能成低电平时，使能驱动器410的第一晶体管411可以将高电压VH施加至耦接到其漏极的节点，反相锁存器420和反相器430可以将第一控制信号PWRBOS使能成高电平。当计数结束信号CNTED被使能成高电平时，使能驱动器410的第二晶体管412可以将耦接到其漏极的节点驱动到低电压VL，反相锁存器420和反相器430可以将第一控制信号PWRBOS禁止成低电平。

[0042] 图5示出了图示图3中所示的使能控制信号发生器330的配置的图。参见图5，使能控制信号发生器330可以包括触发器510、第一反相器520、与非门530和第二反相器540。触发器510可以接收第一控制信号PWRBOS、高电压VH和第一定时控制信号CNT<4>。触发器510可以在第一控制信号PWRBOS被使能时提供高电压VH给输出节点，以及可以在第一定时控制信号CNT<4>被使能时阻止高电压VH被提供给输出节点。第一反相器520可以将触发器510的输出反相，以及可以输出反相的信号。与非门530可以接收第一控制信号PWRBOS和从第一反相器520输出的信号。第二反相器540可以将与非门530的输出反相，以及可以输出反相的信号，其为第二控制信号PWRSRE。因此，在第一控制信号PWRBOS被使能之后，直到第一定时控制信号CNT<4>被使能为止，第二控制信号PWRSRE可以被使能。

[0043] 图6示出了图示图3中所示的第一预充电信号发生器340的配置的图。参见图6，第一预充电信号发生器340可以包括电平移位器610和反相器620。电平移位器610可以接收具有比高电压VH更高的电压电平的第二高电压VH2。电平移位器610可以接收第二控制信号PWRSRE。电平移位器610可以通过将初始具有高电压VH的电压电平的第二控制信号PWRSRE的电压电平移位到第二高电压VH2，来输出具有第二高电压VH2的电平的信号。反相器620可以通过将电平移位器610的输出反相来产生第一预充电信号BLPCG。第一预充电信号发生器340可以将第一预充电信号BLPCG的高电压电平移位到第二高电压VH2，由此允许第一感测放大器133的第一预充电单元220快速地且精确地执行第一预充电操作。

[0044] 图7示出了图示图3中所示的第二预充电信号发生器350的配置的图。参见图7，第二预充电信号发生器350可以包括触发器710和反相器720。触发器710可以接收第二控制信号PWRSRE、上电信号PWRUP和第二定时控制信号CNT<3>。触发器710可以在其输入节点处接收第二控制信号PWRSRE，可以在其复位节点处接收上电信号PWRUP，以及可以在其时钟节点处接收第二定时控制信号CNT<3>。

[0045] 反相器720可以耦接到触发器710的输出节点，以及可以通过将从触发器710的输出节点输出的信号反相来产生第二预充电信号SPCG。触发器710可以在上电信号PWRUP被使能时经由输出节点来输出具有低电平的信号，并且反相器720可以将第二预充电信号SPCG使能。触发器710可以在第二定时控制信号CNT<3>被使能时经由输出节点来输出第二控制信号PWRSRE，并且反相器720可以将第二预充电信号SPCG禁止。

[0046] 图8示出了图示图3中所示的第三预充电信号发生器360的配置的图。参见图8，第三预充电信号发生器360可以包括SR锁存器810和电平移位器820。SR锁存器810可以在其设置节点处接收上电信号PWRUP，以及可以在其复位节点处接收启动结束信号MRSD。SR锁存器810可以在上电信号PWRUP被使能时输出具有高电平的输出信号，以及可以在启动结束信号MRSD被使能时输出具有低电平的输出信号。电平移位器820可以接收第二高电压VH2作为电源电压。电平移位器820可以在被使能时通过将SR锁存器810的输出信号的电压电平(其为高电压VH的电平)移位至第二高电压VH2来产生具有第二高电压VH2的第三预充电信号PLEAK。第三预充电信号发生器360可以将第三预充电信号PLEAK的高电平移位到第二高电压VH2，由此允许第一感测放大器133的第三预充电单元260快速地且精确地执行第三预充电操作。

[0047] 图9示出了图示根据本公开的一个实施例的非易失性存储装置1的操作的时序图。当上电信号PWRUP随着非易失性存储装置1通电而被使能时，非易失性存储装置1可以执行启动操作。因为断裂使能信号RUPEN被禁止，因此感测控制信号发生电路132可以将位线控制信号SBLC禁止。因此，第一存储单元阵列111可以与第二存储单元阵列112电隔离。当位线控制信号SBLC被禁止时，读取开关250可以接通，以及可以将位线BLn耦接到感测节点SN。

[0048] 启动控制电路131可以通过检测第一电源电压VDD1的电平来将上电信号PWRUP使能。当上电信号PWRUP被使能时，第三预充电信号发生器360可以将第三预充电信号PLEAK使能。第三预充电信号发生器360可以通过基于第三预充电信号PLEAK执行第三预充电操作来将感测节点SN驱动到低电压VL。因为第二控制信号PWRSRE被禁止，所以第一预充电信号发生器340可以产生被使能的第一预充电信号BLPCG。第一预充电单元220可以通过基于第一预充电信号BLPCG执行第一预充电操作来将感测节点SN驱动到低电压VL。

[0049] 脉冲发生器310可以基于上电信号PWRUP来将第一控制信号PWRBOS使能。当第一控制信号PWRBOS被使能时，启动振荡器321可以产生振荡信号OSC，启动计数器322可以通过对振荡信号OSC计数来产生第一定时控制信号CNT<4>和第二定时控制信号CNT<3>。

[0050] 当第一控制信号PWRBOS被使能时，使能控制信号发生器330可以将第二控制信号PWRSRE使能，直到第一定时控制信号CNT<4>被使能为止。即，当第一定时控制信号CNT<4>被使能时，第二控制信号PWRSRE可以被禁止。第一预充电信号发生器340可以接收第二控制信号PWRSRE，以及可以产生第一预充电信号BLPCG。第一预充电信号发生器340可以在第二控制信号PWRSRE被使能时将第一预充电信号BLPCG禁止。第一预充电单元220可以基于禁止的第一预充电信号BLPCG而不将感测节点SN驱动到低电压VL。第一解码器121还可以接收第二控制信号PWRSRE，以及可以基于第二控制信号PWRSRE来将第一编程信号至第八编程信号SPG<0:7>和多个字线SWL<0:7>全部使能。因此，电流可以根据第一存储单元阵列111的第一存储单元S0至第八存储单元S7的电阻值而流经位线BLn，以及感测节点SN的电压电平可以基于流经位线BLn的电流而改变。例如，当第一存储单元S0至第八存储单元S7的电阻值被设置和/或编程用于使第一存储单元S0至第八存储单元S7具有低电阻值时，感测节点SN的电压电平可以增加。感测单元210可以基于感测节点SN的电压电平来提供高电压VH。

[0051] 第二预充电信号发生器350可以基于上电信号PWRUP和第二控制信号PWRSRE来保持第二预充电信号SPCG被使能。因此，第二预充电单元230可以将输出节点ON驱动到低电压VL，而不将感测单元210耦接到输出节点ON。第二预充电信号发生器350可以在第二定时控制信号CNT<3>被使能时将第二预充电信号SPCG禁止。当第二预充电信号SPCG被禁止时，第二预充电单元230可以将感测单元210耦接到输出节点ON，以及可以在从感测单元210提供高电压VH时改变输出节点ON的电压电平。当感测单元210提供高电压VH时，输出节点ON的电压电平可以增加，输出锁存单元240可以产生具有高电平的输出信号SOUT。因此，感测时段可以是从第二预充电信号SPCG被禁止时到第二控制信号PWRSRE被禁止时。第一感测放大器133可以在感测时段期间通过位线BLn来感测储存在第一存储单元阵列111的第一存储单元S0至第八存储单元S7中的数据。由于感测时段是在上电信号PWRUP被使能之后通过第一定时控制信号CNT<4>和第二定时控制信号CNT<3>来指定，因此第一感测放大器133可以稳定地感测储存在第一存储单元阵列111的第一存储单元S0至第八存储单元S7中的数据。当输出信号SOUT产生时，基于输出信号SOUT，可以设置电压电平以用于对第二存储单元阵列112的存储单元Am编程、或者用于读取储存在第二存储单元阵列112的存储单元Am中的数据。

[0052] 当计数结束信号CNTED通过启动计数器322而产生时，第一控制信号PWRBOS可以被禁止，启动信号BOOTEN可以被使能。当启动信号BOOTEN被使能时，第二感测放大器134可以基于根据输出信号SOUT而设置的电压电平来读取储存在第二存储单元阵列112的存储单元Am中的数据。之后，当启动结束信号MRSD被使能时，非易失性存储装置1的启动操作可以结束。在启动操作结束之后，断裂使能信号RUPEN可以被使能，以及位线控制信号SBLC可以基于断裂使能信号RUPEN而被使能。在需要时，可以对第二存储单元阵列112的存储单元Am执行断裂操作和/或编程操作。

[0053] 以上呈现的实施例用作大量可能示例中的有限数量的示例。相应地，非易失性存储装置、数据感测电路和方法不应当基于所描述的实施例来限制。而是，本文中描述的非易失性存储装置、数据感测电路和方法应当仅基于所附权利要求并结合以上的描述和附图来限制。

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