非易失性存储器器件的感测电路和操作方法
阅读：181发布：2020-05-08
专利汇可以提供非易失性存储器器件的感测电路和操作方法专利检索，专利查询，专利分析的服务。并且非易失性 存储器 器件的感测 电路 包括预充电 电流 产生器、调整晶体管和自适应控制 电压 产生器。预充电电流产生器连接到感测 节点 ，并响应于预充电 信号 产生预充电电流，该预充电电流被提供给 非易失性存储器 器件的位线。连接在感测节点和第一节点之间的调整晶体管响应于第一控制电压调整被提供给位线的预充电电流的量。自适应控制电压产生器响应于预充 电信号 和第二控制电压产生与操作 温度 成比例的控制电流，并且与操作温度成比例地对第一控制电压的电平进行升压。第二控制电压与操作温度成反比。，下面是非易失性存储器器件的感测电路和操作方法专利的具体信息内容。
1.一种非易失性存储器器件的感测电路，所述感测电路包括：
预充电电流产生器，连接到感测节点，所述预充电电流产生器被配置为响应于预充电信号产生预充电电流，所述预充电电流被提供给所述非易失性存储器器件的位线；
调整晶体管，连接在所述感测节点和与所述位线耦接的第一节点之间，所述调整晶体管被配置为响应于第一控制电压调整被提供给所述位线的所述预充电电流的量；以及自适应控制电压产生器，被配置为响应于所述预充电信号和第二控制电压产生与所述非易失性存储器器件的操作温度成比例的控制电流，并且被配置为基于所述控制电流与所述操作温度成比例地对所述第一控制电压的电平进行升压，其中所述第二控制电压与所述操作温度成反比。
2.根据权利要求1所述的感测电路，还包括：
电流调整电路，连接到所述第一节点并且在第二节点处与所述调整晶体管和所述自适应控制电压产生器连接，所述电流调整电路被配置为响应于所述第一节点的电压调整要提供给所述第二节点的所述控制电流。
3.根据权利要求2所述的感测电路，其中，所述自适应控制电压产生器包括串联连接在电源电压和所述第二节点之间的第一p沟道金属氧化物半导体PMOS晶体管和第二PMOS晶体管，
其中，所述第一PMOS晶体管包括耦接到所述电源电压的源极、接收所述预充电信号的栅极和耦接到所述第二PMOS晶体管的漏极，
其中，所述第二PMOS晶体管包括耦接到所述第一PMOS晶体管的源极、接收所述第二控制电压的栅极和耦接到所述第二节点的漏极，以及
其中，所述第二PMOS晶体管被配置为响应于所述第二控制电压向所述第二节点提供所述控制电流。
4.根据权利要求3所述的感测电路，其中，所述自适应控制电压产生器被配置为：
通过响应于所述操作温度的增加而增加所述控制电流来增加所述第一控制电压的电平，以及
通过响应于所述操作温度的降低而减小所述控制电流来减小所述第一控制电压的电平。
5.根据权利要求2所述的感测电路，其中，所述调整晶体管包括n沟道金属氧化物半导体NMOS晶体管，所述NMOS晶体管具有耦接到所述感测节点的漏极、耦接到所述第二节点的栅极和耦接到所述第一节点的源极，以及
其中，所述调整晶体管被配置为响应于所述第一控制电压，根据所述操作温度的增加来增加被提供给所述位线的所述预充电电流的量。
6.根据权利要求2所述的感测电路，其中，所述电流调整电路包括：
p沟道金属氧化物半导体PMOS晶体管，连接在电源电压和所述第二节点之间；以及n沟道金属氧化物半导体NMOS晶体管，连接在所述第二节点和地电压之间，其中，所述PMOS晶体管包括耦接到所述电源电压的源极、耦接到所述地电压的栅极和耦接到所述第二节点的漏极，
其中，所述NMOS晶体管包括耦接到所述第二节点的漏极、耦接到所述第一节点的栅极和耦接到所述地电压的源极，以及
其中，所述NMOS晶体管响应于所述第一节点的电压而导通，以减小所述第一控制电压的电平。
7.根据权利要求2所述的感测电路，还包括：
负载电流产生器，与所述预充电电流产生器并联连接到所述感测节点，其中，所述负载电流产生器被配置为响应于所述第二控制电压产生要提供给所述位线的负载电流，其中，所述负载电流产生器包括p沟道金属氧化物半导体PMOS晶体管，并且被配置为响应于所述第二控制电压向所述感测节点提供与所述操作温度的增加成比例地增加的所述负载电流。
8.根据权利要求2所述的感测电路，还包括：
控制电压产生器，被配置为产生与所述操作温度成比例的输出电流、以及与绝对温度成比例PTAT电流成反比的所述第二控制电压；以及
预充电信号控制器，被配置为产生所述预充电信号，并且基于所述第二控制电压控制所述预充电信号的脉冲宽度。
9.根据权利要求8所述的感测电路，其中，所述控制电压产生器包括：
PTAT电流源，被配置为产生所述输出电流；
电流镜像电路，连接到所述PTAT电流源，其中所述电流镜像电路被配置为通过镜像所述PTAT电流来产生多个复制电流，并且被配置为基于控制代码至少输出所述复制电流中的选择部分；以及
电流电压转换器，连接到所述电流镜像电路，其中所述电流电压转换器被配置为将与所述复制电流中的选择部分相对应的第一负载电流转换为所述第二控制电压。
10.根据权利要求9所述的感测电路，其中，所述电流镜像电路被配置为响应于所述操作温度的增加而增加所述第一负载电流。
11.根据权利要求9所述的感测电路，还包括：
电流比较器，被配置为基于所述第二控制电压产生第二负载电流，将所述第二负载电流与参考电流进行比较，并且基于所述比较产生比较信号；以及
控制代码产生器，被配置为基于所述比较信号产生所述控制代码。
12.根据权利要求8所述的感测电路，其中，所述预充电信号控制器包括：
第一电压产生器，被配置为响应于所述第二控制电压产生电平与所述操作温度的增加成比例的第一电压；
第二电压产生器，被配置为基于读取时钟信号和所述第一电压向其中充入电源电压，并且提供充电电压作为第二电压；
差分放大器，被配置为放大所述第一电压和所述第二电压的差值，以产生输出电压；以及
NOR门，被配置为对所述输出电压和所述读取时钟信号执行NOR操作以输出所述预充电信号。
13.根据权利要求12所述的感测电路，其中，所述预充电信号控制器被配置为：
响应于所述操作温度的增加，增加所述预充电信号的所述脉冲宽度，以及响应于所述操作温度的降低，减小所述预充电信号的所述脉冲宽度。
14.一种非易失性存储器器件，包括：
存储器单元阵列，包括与多个字线和多个位线耦接的多个存储器单元；
列选择电路，包括分别耦接到所述位线的多个选择晶体管；
感测电路，连接到所述列选择电路；以及
控制电路，被配置为基于命令和地址来控制所述列选择电路和所述感测电路，其中，所述感测电路包括：
预充电电流产生器，连接到感测节点，并且被配置为响应于预充电信号产生被提供给所述多个位线中的第一位线的预充电电流；
调整晶体管，连接在所述感测节点和与所述第一位线耦接的第一节点之间，所述调整晶体管被配置为响应于第一控制电压调整被提供给所述第一位线的所述预充电电流的量；
以及
自适应控制电压产生器，被配置为响应于所述预充电信号和第二控制电压产生与所述非易失性存储器器件的操作温度成比例的控制电流，并且被配置为基于所述控制电流对与所述操作温度成比例的所述第一控制电压的电平进行升压，其中所述第二控制电压与所述操作温度成反比。
15.根据权利要求14所述的非易失性存储器器件，还包括：
电流调整电路，连接到所述第一节点并且在第二节点处与所述调整晶体管和所述自适应控制电压产生器连接，所述电流调整电路被配置为响应于所述第一节点的电压调整要提供给所述第二节点的所述控制电流，
其中，所述第一节点连接到所述多个选择晶体管中的第一组选择晶体管，并且通过从所述第一组选择晶体管中选择的第一选择晶体管连接到所述第一位线。
16.根据权利要求15所述的非易失性存储器器件，其中，所述自适应控制电压产生器包括串联连接在电源电压和所述第二节点之间的第一p沟道金属氧化物半导体PMOS晶体管和第二PMOS晶体管，
其中，所述第一PMOS晶体管包括耦接到电源电压的源极、接收所述预充电信号的栅极和耦接到所述第二PMOS晶体管的漏极，
其中，所述第二PMOS晶体管包括耦接到所述第一PMOS晶体管的源极、接收所述第二控制电压的栅极和耦接到所述第二节点的漏极，以及
其中，所述第二PMOS晶体管被配置为响应于所述第二控制电压向所述第二节点提供所述控制电流。
17.根据权利要求15所述的非易失性存储器器件，还包括：
电压产生器，包括升压电压产生器，所述升压电压产生器被配置为将高于电源电压的升压电压施加到所述第一选择晶体管的栅极和从所述多个字线中选择的字线。
18.根据权利要求15所述的非易失性存储器器件，还包括：
电压产生器，包括：
第一升压电压产生器，被配置为响应于所述操作温度高于参考范围，将高于电源电压的第一升压电压施加到所述第一选择晶体管的栅极；以及
第二升压电压产生器，被配置为响应于所述操作温度低于所述参考范围，将高于所述电源电压的第二升压电压施加到从所述多个字线中选择的字线。
19.根据权利要求18所述的非易失性存储器器件，其中，所述控制电路被配置为：
对所述操作温度进行感测；
响应于所感测的操作温度高于所述参考范围，启用所述第一升压电压产生器；以及响应于所感测的操作温度低于所述参考范围，启用所述第二升压电压产生器。
20.一种操作非易失性存储器器件的方法，其中，所述非易失性存储器器件包括：存储器单元阵列，包括与多个字线和多个位线耦接的多个存储器单元；列选择电路，包括分别与所述位线耦接的多个选择晶体管；以及感测电路，连接到所述列选择电路，所述方法包括：
由所述感测电路向感测节点提供预充电电流；
通过向将所述感测节点连接到所述选择晶体管中的第一组选择晶体管的调整晶体管的栅极施加第一控制电压，根据所述非易失性存储器器件的操作温度，调整被提供给从所述位线中选择的位线的所述预充电电流，所述第一控制电压的电平与所述操作温度成比例地增加；
向第一选择晶体管和第一字线施加大于电源电压的升压电压，其中所述第一组选择晶体管中的所述第一选择晶体管耦接到所选择的位线，并且所述第一字线耦接到选择的存储器单元；以及
感测所述感测节点的电压以输出数据。
非易失性存储器器件的感测电路和操作方法
[0001] 相关申请的交叉引用
技术领域
背景技术
[0004] 半导体存储器器件可以根据存储器器件从电源切断时的数据保持特性而被分类为易失性存储器和非易失性存储器。NAND闪存器件通常是非易失性存储器器件，并且包括多个NAND闪存单元。
[0005] 根据程序，NAND闪存单元可以被划分为导通单元(on-cell)和截止单元(off-cell)。当存储器单元之一是导通单元时，在位线中流动的电流被称为导通单元电流，并且存储器单元之一是截止单元时，在位线中流动的电流被称为截止单元电流。
[0006] 随着工艺的细化，可以降低操作电压，从而可以降低导通单元电流，并且位线的漏电流可以在高温下增加(例如，85℃至150℃)。当读取截止单元时，由于漏电流流过位线，因此可能错误地将截止单元感测为导通单元，从而减小了导通单元和截止单元的感测裕度。发明内容
[0007] 一些示例实施例涉及一种能够增强性能和可靠性的非易失性存储器器件的感测电路。
[0008] 一些示例实施例涉及一种能够增强性能和可靠性的非易失性存储器器件。
[0009] 一些示例实施例涉及一种能够增强性能和可靠性的操作非易失性存储器器件的方法。
[0010] 根据示例实施例，非易失性存储器器件的感测电路包括预充电电流产生器、调整晶体管、自适应控制电压产生器和电流调整电路。预充电电流产生器连接到感测节点，并响应于预充电信号产生被提供给非易失性存储器器件的位线的预充电电流。调整晶体管连接在感测节点和与位线耦接的第一节点之间，并且响应于第一控制电压调整被提供给位线的预充电电流的量。自适应控制电压产生器响应于预充电信号和第二控制电压产生与非易失性存储器器件的操作温度成比例的控制电流，并且基于控制电流与操作温度成比例地对第一控制电压的电平进行升压。第二控制电压与操作温度成反比。
[0011] 根据示例实施例，非易失性存储器器件包括存储器单元阵列、列选择电路、连接到列选择电路的感测电路、以及控制电路。存储器单元阵列包括耦接到多个字线和多个位线的多个存储器单元。列选择电路包括分别耦接到位线的多个选择晶体管。控制电路基于命令和地址控制列选择电路、感测电路。感测电路包括预充电电流产生器、调整晶体管和自适应控制电压产生器。预充电电流产生器连接到感测节点，并且响应于预充电信号产生被提供给多个位线中的第一位线的预充电电流。调整晶体管连接在感测节点和与第一位线耦接的第一节点之间，并且响应于第一控制电压调整被提供给第一位线的预充电电流的量。自适应控制电压产生器响应于预充电信号和第二控制电压产生与非易失性存储器器件的操作温度成比例的控制电流，并且基于控制电流与操作温度成比例地对第一控制电压的电平进行升压。第二控制电压与操作温度成反比。
[0012] 根据示例实施例，提供了一种操作非易失性存储器器件的方法。非易失性存储器器件包括：存储器单元阵列，包括与多个字线和多个位线耦接的多个存储器单元；列选择电路，包括分别与位线耦接的多个选择晶体管；以及感测电路，连接到列选择电路。根据该方法，由感测电路将预充电电流提供给感测节点，通过向将感测节点连接到选择晶体管中的第一组选择晶体管的调整晶体管的栅极施加第一控制电压，根据非易失性存储器器件的操作温度调整被提供给从位线中选择的位线的预充电电流。第一控制电压的电平与操作温度成比例地增加。向第一选择晶体管和第一字线施加大于电源电压的升压电压，第一组选择晶体管中的第一选择晶体管耦接到选择的位线，并且第一字线耦接到选择的存储器单元。对感测节点的电压进行感测以作为数据输出。
[0014] 根据结合附图的以下详细描述，将更清楚地理解说明性的非限制性示例实施例。
[0015] 图1是示出了根据示例实施例的存储器件的框图。
[0016] 图2是示出了根据示例实施例的图1的存储器件中的存储器控制器的框图。
[0017] 图3是示出了根据示例实施例的图1的存储器系统中的非易失性存储器器件的框图。
[0018] 图4是示出了图3中的存储器单元阵列的框图。
[0019] 图5是示出了图4中的存储器块之一的电路图。
[0020] 图6是示出了根据示例实施例的图3的非易失性存储器器件中的控制电路的框图。
[0021] 图7是示出了根据示例实施例的图4的非易失性存储器器件中的电压产生器的框图。
[0022] 图8是示出了根据示例实施例的图7的电压产生器中的升压电压产生器的示例的框图。
[0023] 图9示出了根据示例实施例的图3的非易失性存储器器件200的一部分。
[0024] 图10示出了根据示例实施例的图9中的感测电路中的读出放大器之一。
[0025] 图11详细示出了根据示例实施例的图9中的感测电路中的读出放大器之一。
[0026] 图12是示出了根据示例实施例的图11中的控制电压产生器的示例的电路图。
[0027] 图13是示出了根据示例实施例的图11中的电流比较器的示例的电路图。
[0028] 图14是示出了根据示例实施例的图11中的预充电信号控制器的示例的电路图。
[0029] 图15是用于描述图14的预充电信号控制器的操作的时序图。
[0030] 图16至图18是根据示例实施例的用于描述非易失性存储器器件的感测裕度改进效果的曲线图。
[0031] 图19示出了图3的非易失性存储器器件的一部分。
[0032] 图20是示出了根据示例实施例的操作非易失性存储器器件的方法的流程图。
具体实施方式
[0034] 下面将参考附图更全面地描述各种示例实施例，在附图中示出了一些示例实施例。
[0035] 图1是示出了根据示例实施例的存储器件的框图。
[0036] 参考图1，存储器件(例如，存储器系统)10可以包括存储器控制器100和至少一个非易失性存储器器件200。
[0037] 在示例实施例中，可以以芯片、封装或模块的形式提供存储器控制器100和非易失性存储器器件200中的每一个。备选地，存储器控制器100和非易失性存储器器件200可以封装在各种封装之一中。
[0038] 非易失性存储器器件200可以在存储器控制器100的控制下执行擦除操作、编程操作或写入操作。非易失性存储器器件200通过输入/输出线从存储器控制器100接收命令CMD、地址ADDR和数据DATA，以执行这些操作。此外，非易失性存储器器件200通过控制线从存储器控制器100接收控制信号CTRL。此外，非易失性存储器器件200通过电力线从存储器控制器100接收电力PWR。
[0039] 非易失性存储器器件200可以包括存储器单元阵列。存储器单元阵列可以包括多个存储器块。多个存储器块中的每一个存储器块可以包括多个页。多个页中的每一个页可以包括多个存储器单元。多个存储器单元可以与多个字线和位线连接。非易失性存储器器件200的多个存储器单元根据存储器单元的数据状态和物理特性而具有不同的阈值电压，因为存储器单元的阈值电压可能受到编程经过时间、温度(例如，操作温度)、编程干扰或读取干扰的影响。由于上述原因，非易失性存储器器件200中存储的数据可能变差并导致读取数据错误。为了纠正这样的数据错误，存储器控制器100可以使用各种纠错技术。例如，存储器控制器100包括纠错码(ECC)引擎120和读取管理模块131。
[0040] 在读取操作期间，存储器控制器100可以使用默认读取电压集读取存储在非易失性存储器器件200的第一页中的数据。默认读取电压集可以包括预定的读取电压。ECC引擎120可以检测并对从非易失性存储器器件200读取的数据包括中的错误进行纠正。在示例实施例中，ECC引擎120可以以硬件的形式来实现。
[0041] 在读取操作中读取的数据可能包括比ECC引擎120可以纠正的错误比特更多的错误比特。在这种情况下，ECC引擎120无法对数据进行纠错，其可以被称为“不可纠正的纠错码(UECC)错误”。具有UECC错误的数据可以被称为“UECC数据”。
[0042] 当UECC错误发生时，读取管理模块131可以调整非易失性存储器器件200的读取电压集。存储器控制器100可以重复发送与先前向非易失性存储器器件200发送的地址ADDR、命令CMD和控制信号CTRL相同的地址ADDR、命令CMD和控制信号CTRL，以使用调整后的读取电压集执行读取操作。调整后的读取电压集可以包括在控制信号CTRL或命令CMD中。ECC引擎120可以重复检测并纠正使用调整后的读取电压集读取的读取数据的错误，直到UECC错误被纠正为止。
[0043] 在示例实施例中，读取管理模块131可以重复将读取电压集调整预定次数，并且ECC引擎120可以重复检测并纠正使用调整后的读取电压集读取的数据的错误。例如，存储器控制器100可以将如下操作集重复预定次数：调整读取电压集、使用调整后的读取电压集读取数据、以及纠正读取数据的错误。
[0044] 当在该操作集的迭代期间读取数据的错误被纠正时，存储器控制器100可以将纠正后的数据输出到主机，并且停止该操作集的迭代。当在读取管理模块131的控制下迭代读取操作时，例如，读取数据或读取数据的特定页数据可以存储在图2所示的缓冲器130中。缓冲器130可以是静态随机存取存储器(SRAM)。
[0045] 当在该操作集的迭代之后读取数据的错误未被纠正时(即，当UECC错误发生时)，存储器控制器100可以基于缓冲器130中存储的数据来确定用于执行谷值搜索(valley search)操作的起始电压集。
[0046] 当对存储器单元阵列中的第一页执行读取操作时，非易失性存储器器件200通过执行包括两个顺序感测操作在内的第一读取操作来搜索谷值，并且基于搜索到的谷值来执行第二读取操作。因此，非易失性存储器器件200可以在没有存储器控制器100的介入的情况下，根据阈值电压分布的改变来调整读取电压的电平。
[0047] 当对从存储器单元阵列中选择的第一页执行读取操作时，非易失性存储器器件200根据温度调整预充电电流，并且将调整后的预充电电流提供给位线。因此，非易失性存储器器件200在高温(例如，大于参考温度)下减小漏电流的同时充分地对位线进行预充电，并且通过防止位线在低温(例如，小于参考温度)下过充电来增加读取速度。此外，非易失性存储器器件200可以通过对耦接到导通单元的所选字线的电压电平进行升压来确保导通单元的电流裕度。例如，非易失性存储器器件200可以在读取操作中对所选字线的电压电平进行升压。
[0048] 图2是示出了根据示例实施例的图1的存储器件中的存储器控制器的框图。
[0049] 参考图1和图2，存储器控制器100可以包括处理器110、ECC引擎120、缓冲器130、读取管理模块131、随机发生器140、主机接口150、只读存储器(ROM)160和非易失性存储器接口170，它们经由总线105连接。ECC引擎120、缓冲器130和读取管理模块131执行与上面关于图1描述的功能实质上相同的功能。
[0050] 处理器110控制存储器控制器100的整体操作。在示例实施例中，读取管理模块131可以用软件实现并存储在缓冲器130中。存储在缓冲器130中的读取管理模块131可以由处理器110驱动。ROM 160在固件中存储为使存储器控制器100进行操作所需的各种信息。
[0051] 随机发生器140使要存储在非易失性存储器器件200中的数据随机化。例如，随机发生器140基于字线使要存储在非易失性存储器器件200中的数据随机化。
[0052] 数据随机化是对数据进行处理以平衡每个数据状态的比例。例如，如果连接到一个字线的存储器单元是多级单元(MLC)(每个多级单元存储2比特数据)，则每个存储器单元具有擦除状态和第一编程状态至第三编程状态中的一个。
[0053] 在这种情况下，随机发生器140使连接到一个字线的存储器单元的数据随机化，以平衡存储器单元的每个数据状态的数量。这样，具有擦除状态的存储器单元的数量、具有第一编程状态的存储器单元的数量、具有第二编程状态的存储器单元的数量以及具有第三编程状态的存储器单元的数量变得实质上相等。在从存储器单元读出数据之后，随机发生器140对从非易失性存储器器件200读取的数据进行去随机化，以根据随机化后的数据恢复原始数据。
[0054] 备选地，随机发生器140可以基于页来对数据进行随机化。对于该实施例，随机发生器140将针对存储器单元的每个状态的数据随机化为在数量上近似相等。这样，编程为一个状态的存储器单元的数量与编程为其它状态的存储器单元的数量相似，但是数量也可以不相同。
[0055] 存储器控制器100通过主机接口150与主机通信。例如，主机接口150可以包括通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC、外围组件互连(PCI)、PCI-快速(express)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动器电子设备(IDE)、移动行业处理器接口(MIPI)、非易失性存储器快速(NVMe)、通用闪存(UFS)等。存储器控制器100通过非易失性存储器接口170与非易失性存储器器件200通信。
[0056] 图3是示出了根据示例实施例的图1的存储器系统中的非易失性存储器器件的框图。
[0057] 参考图3，非易失性存储器器件200包括存储器单元阵列300、地址解码器430、列选择电路410、感测(或者，数据输入/输出)电路500、控制电路450和电压产生器700。
[0058] 存储器单元阵列300可以通过串选择线SSL、多个字线WL和地选择线GSL耦接到地址解码器430。此外，存储器单元阵列300可以通过多个位线BL耦接到列选择电路410。
[0059] 存储器单元阵列300可以包括耦接到多个字线WL和多个位线BL的多个存储器单元。
[0060] 在一些示例实施例中，存储器单元阵列300可以是以三维结构(或竖直结构)形成在基板上的三维存储器单元阵列。在这种情况下，存储器单元阵列300可以包括竖直取向的竖直单元串，使得至少一个存储器单元位于另一存储器单元上方。在其它示例实施例中，存储器单元阵列300可以是以二维结构(或水平结构)形成在基板上的二维存储器单元阵列。
[0061] 图4是示出了图3中的存储器单元阵列的框图。
[0062] 参考图4，存储器单元阵列300可以包括沿第一方向至第三方向D1、D2和D3延伸的多个存储器块BLK1至BLKz(z是大于1的自然数)。在实施例中，存储器块BLK1至BLKz由图3中的地址解码器430选择。例如，地址解码器430可以在存储器块BLK1至BLKz中选择与块地址相对应的存储器块BLK。
[0063] 图5是示出了图4中的存储器块之一的电路图。
[0064] 图5的存储器块BLKi可以以三维结构(例如，竖直结构)形成在基板上。例如，存储器块BLKi中包括的多个存储器单元串可以形成在垂直于基板的方向上。
[0065] 参考图5，存储器块BLKi可以包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的存储器单元串NS11至NS33。存储器单元串NS11至NS33中的每一个可以包括串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。在图5中，存储器单元串NS11至NS33中的每一个被示出为包括八个存储器单元MC1至MC8。然而，示例实施例不限于此。在一些示例实施例中，存储器单元串NS11至NS33中的每一个可以包括任何数量的存储器单元。
[0066] 串选择晶体管SST可以连接到对应的串选择线SSL1至SSL3。多个存储器单元MC1至MC8可以分别连接到对应的字线WL1至WL8。地选择晶体管GST可以连接到对应的地选择线GSL1至GSL3。串选择晶体管SST可以连接到对应的位线BL1、BL2和BL3，并且地选择晶体管GST可以连接到公共源极线CSL。
[0067] 具有相同高度的字线(例如，WL1)可以共同连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分离。
[0068] 返回参考图3，控制电路450可以从存储器控制器100接收命令(信号)CMD和地址(信号)ADDR，并且基于命令信号CMD和地址信号ADDR来控制非易失性存储器器件200的擦除循环、编程循环和读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。
[0069] 例如，控制电路450可以产生控制信号CTL以控制电压产生器700，并且可以基于命令信号CMD产生感测控制信号SCTL以控制感测电路500。控制电路450可以基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路450可以向地址解码器430提供行地址R_ADDR，并且向列选择电路410提供列地址C_ADDR。
[0070] 地址解码器430可以通过串选择线SSL、多个字线WL和地选择线GSL耦接到存储器单元阵列300。在编程操作或读取操作期间，地址解码器405可以基于行地址R_ADDR，将多个字线WL中的一个确定为选择的字线，并且将多个字线WL中除所选择的字线之外的其余字线确定为未选择的字线。
[0071] 列选择电路410可以通过位线BL耦接到存储器单元阵列300。列选择电路410可以响应于列地址C_ADDR选择位线BL中的一个，并且可以将所选择的位线耦接到感测电路500。列选择电路410可以包括分别耦接到位线BL的多个选择晶体管(位线选择晶体管)。电压产生器700可以向与所选择的位线耦接的选择晶体管的栅极施加具有第一逻辑电平(逻辑高电平)的电压，并且可以向与未选择的位线耦接的选择晶体管的栅极施加具有第二逻辑电平(逻辑低电平)的电压。
[0072] 感测电路500通过列选择电路410耦接到存储器单元阵列300，可以将数据DATA写入到存储器单元阵列300中，并且可以感测存储器单元阵列300中存储的数据DATA以将数据DATA提供给存储器控制器100。
[0073] 电压产生器700可以基于从控制电路450接收的控制信号CTL产生对于非易失性存储器器件200的操作所需的字线电压VWL。电压产生器700可以从存储器控制器100接收电力PWR。可以通过地址解码器430将字线电压VWL施加到多个字线WL。
[0074] 例如，在擦除操作期间，电压产生器700可以向存储器块的阱施加擦除电压，并且可以向存储器块的全部字线施加地电压。在擦除验证操作期间，电压产生器700可以将擦除验证电压施加到存储器块的全部字线，或将擦除验证电压逐个字线地顺序施加到字线。
[0075] 例如，在编程操作期间，电压产生器700可以将编程电压施加到所选择的字线，并且可以将编程通过电压施加到未选择的字线。此外，在编程验证操作期间，电压产生器700可以将编程验证电压施加到所选择的字线，并且可以将验证通过电压施加到未选择的字线。
[0076] 此外，在读取操作期间，电压产生器700可以将默认读取电压和偏移读取电压施加到选择的字线，并且可以将读取通过电压施加到未选择的字线。
[0077] 此外，在读取操作期间，电压产生器700可以根据非易失性存储器器件200的温度将升压电压施加到选择的字线和与所选择的位线耦接的选择晶体管的栅极，以增加导通单元和截止单元的感测裕度。
[0078] 图6是示出了根据示例实施例的图3的非易失性存储器器件中的控制电路的框图。
[0079] 参考图6，控制电路450包括命令解码器451、地址缓冲器453和控制信号产生器455。
[0080] 命令解码器451对命令CMD进行解码，并将解码后的命令D_CMD提供给控制信号产生器455。
[0081] 地址缓冲器453接收地址信号ADDR，并且基于地址信号ADDR将行地址R_ADDR提供给地址解码器430并将列地址C_ADDR提供给列选择电路410。
[0082] 控制信号产生器455接收解码后的命令D_CMD，基于解码后的命令D_CMD指导的操作产生控制信号CTL和感测控制信号SCTL，将控制信号CTL提供给电压产生器700并且将感测控制信号SCTL提供给感测电路500。
[0083] 图7是示出了根据示例实施例的图4的非易失性存储器器件中的电压产生器的框图。
[0084] 参考图7，电压产生器700包括高电压产生器710和低电压产生器730。电压产生器700还可以包括负电压产生器750和升压电压产生器770。
[0085] 高电压产生器710可以响应于控制信号CTL中的第一控制信号CTL1，根据命令CMD指导的操作产生编程电压PGM、编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS和擦除电压VERS。
[0086] 编程电压VPGM施加到所选择的字线，编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS可以施加到未选择的字线，并且擦除电压VERS可以施加到存储器块的阱。第一控制信号CTL1可以包括指示解码后的命令D_CMD指导的操作的多个比特。
[0087] 低电压产生器730可以响应于控制信号CTL中的第二控制信号CTL2，根据命令CMD指导的操作来产生编程验证电压VPV、擦除验证电压VEV、默认读取电压VRD以及偏移读取电压VRDO1和VRDO2。可以根据非易失性存储器器件200的操作将编程验证电压VPV、默认读取电压VRD、偏移读取电压VRDO1和VRDO2以及擦除验证电压VEV施加到选择的字线。第二控制信号CTL2可以包括指示解码后的命令D_CMD指导的操作的多个比特。
[0088] 负电压产生器750可以响应于控制信号CTL中的第三控制信号CTL3，根据命令CMD指导的操作来产生具有负电压电平的编程验证电压VPV’、读取电压VRD’和擦除验证电压VER’。第三控制信号CTL3可以包括指示解码后的命令D_CM指导的操作的多个比特。
[0089] 升压电压产生器770接收默认读取电压VRD，当第四控制信号CTL4指定读取操作时基于默认读取电压VRD产生升压电压VBST，并且将升压电压VBST提供给选择的字线和与选择的位线耦接的选择晶体管的栅极。
[0090] 图8是示出了根据示例实施例的图7的电压产生器中的升压电压产生器的示例的框图。
[0092] 电压检测器771检测默认读取电压VRD或电源电压VDD的电平。振荡器773响应于电压检测器771检测的电平进行操作，并且产生与检测到的电压电平具有互补关系的振荡信号OSC。电荷泵775响应于振荡信号OSC执行汲取(pumping)操作以产生升压电压VBST。升压电压VBST的电平高于默认读取电压VRD的电平。
[0093] 图9示出了根据示例实施例的图3的非易失性存储器器件200的一部分。
[0094] 在图9中，示出了存储器单元阵列300、列选择电路410和感测电路500。
[0095] 列选择电路410可以包括分别与位线BL1至BLq、BLb1至BLbq、...、BLk1至BLkq耦接的多个选择晶体管431至43t、441至44t、...、4s1至4st。例如，s是大于4的自然数，t和q中的每一个都是大于7的自然数。选择晶体管431至43t、441至44t、...、4s1至4st可以被划分为多组选择晶体管420a、420b、...、420s。第一组选择晶体管420a可以分别耦接到对应的位线BL1至BLq。第二组选择晶体管420b可以分别耦接到对应的位线BLb1至BLbq。第三组选择晶体管420s可以分别耦接到对应的位线BLk1至BLkq。作为示例，位线BLkq和选择晶体管4st中的每一个可以用不同的附图标记替代。例如，位线BLkq可以是BLm，选择晶体管4st可以是4sm，m的数字可以与t或q的数字不同。
[0096] 感测电路500可以包括分别与多个组420a、420b、...、420s相对应的多个读出放大器(SENSE AMP)510a、510b、...、510s。存储器器件200可以通过读出放大器510a、510b、...、510s中的对应读出放大器将数据DATA存储在存储器单元阵列300中，或者可以通过读出放大器510a、510b、...、510s中的对应读出放大器来感测存储在存储器单元阵列300中的数据，以将数据DATA提供给存储器控制器100。读出放大器510a、510b、...、510s中的每一个可以输出数据DATA的数据比特D1至Ds中的对应数据比特。
[0097] 图10示出了根据示例实施例的图9中的感测电路中的读出放大器之一。
[0098] 在图10中，与读出放大器510a和存储器单元MC耦接的第一组选择晶体管420a与读出放大器510a一起示出。
[0099] 参考图10，读出放大器510a可以包括预充电电流产生器520、调整晶体管545、自适应控制电压产生器530、电流调整电路540、反相器550和负载电流产生器525。
[0100] 预充电电流产生器520连接到感测节点SO，并且预充电电流产生器520响应于预充电信号VPR产生被提供给位线BL1的预充电电流IPR1。预充电电流产生器520包括p沟道金属氧化物半导体(PMOS)晶体管521，其具有耦接到电源电压VDD的源极、接收预充电信号VPR的栅极和耦接到感测节点SO的漏极。
[0101] 调整晶体管545连接在感测节点SO和与位线BL1耦接的第一节点N11之间，并且调整晶体管545响应于第一控制电压VC调整被提供给位线BL1的预充电电流IPR1的量，以通过选择晶体管431向位线BL1提供预充电电流IPR2。调整晶体管545可以包括n沟道金属氧化物半导体(NMOS)晶体管，其具有耦接到感测节点SO的漏极、接收第一控制电压VC的栅极和耦接到第一节点N11的源极。
[0102] 自适应控制电压产生器530响应于预充电信号VPR和第二控制电压VTE产生与非易失性存储器器件200的温度(例如，操作温度)成比例的控制电流ITE，并且基于控制电流ITE与温度成比例地对第一控制电压VC的电平进行升压。第二控制电压VTE可以与温度成反比。
[0103] 自适应控制电压产生器530包括串联连接在电源电压VDD和第二节点N12之间的第一PMOS晶体管533和第二PMOS晶体管531。第一PMOS晶体管533具有耦接到电源电压VDD的源极、接收预充电信号VPR的栅极和耦接到第二PMOS晶体管531的漏极。第二PMOS晶体管531具有耦接到第一PMOS晶体管532的源极、接收第二控制电压VTE的栅极和耦接到第二节点N12的漏极。控制电流ITE被提供给与第二PMOS晶体管531的漏极耦接的第二节点N12。
[0104] 第二PMOS晶体管531作为电流源操作以响应于第二控制电压VTE输出控制电流ITE，并且第一PMOS晶体管533响应于预充电信号VPR调整被提供给第二PMOS晶体管531的电压。由于第二控制电压VTE与温度成反比，因此控制电流ITE与温度成比例。因此，第一控制电压VC与温度成比例，因此自适应控制电压产生器530与温度成比例地对第一控制电压VC进行升压。因此，自适应控制电压产生器530可以通过响应于温度的增加而增加控制电流ITE来增加第一控制电压VC的电平，并且可以通过响应于温度的降低而减小控制电流ITE来减小第一控制电压VC的电平。
[0105] 例如，由于第一控制电压VC与温度成比例，因此当非易失性存储器器件200的温度小于参考温度(例如，处于低温下)时，第一控制电压VC的电平减小。自适应控制电压产生器530可以通过减小用于在低温下感测导通单元的预充电电流来防止位线(例如，耦接到导通单元的选定位线BL1)过度预充电。因此，非易失性存储器器件200可以提高在低温下的读取操作的速度。
[0106] 例如，由于第一控制电压VC与温度成比例，因此当非易失性存储器器件200的温度大于参考电压电平(例如，在高温下)时，第一控制电压VC的电平增加。自适应控制电压产生器530可以减小流过与未选择的位线(例如，BL2至BLq)耦接的第一组选择晶体管420a中的选择晶体管432至43t的漏电流。因此，非易失性存储器器件200可以提高在高温下的读取操作的速度。
[0107] 电流调整电路540耦接到第一节点N11，在第二节点N12处与调整晶体管545和自适应控制电压产生器530耦接，并且响应第一节点N11的电压电平调整控制电流ITE。
[0108] 电流调整电路540包括PMOS晶体管541和NMOS晶体管543。PMOS晶体管541连接在电源电压VDD和第二节点N12之间，并且具有耦接到电源电压VDD的源极、耦接到地电压VSS的栅极和耦接到第二节点N12的漏极。NMOS晶体管543连接在第二节点N12和地电压VSS之间，并且具有耦接到第二节点N12的漏极、耦接到第一节点N11的栅极和耦接到地电压VSS的源极。
[0109] 由于PMOS晶体管541的栅极耦接到地电压VSS，因此只要PMOS晶体管541的栅极耦接到地电压VSS，PMOS晶体管541就始终是导通的，并且NMOS晶体管543响应于第一节点N11的电压而选择性地导通。因此，根据第一节点N11的电压形成从NMOS晶体管543到地电压VSS的电流吸收路径，从而减小控制电流ITE，并且电流调整电路540可以防止预充电电流IPR1被过度地提供给位线BL1。
[0110] 负载电流产生器525包括PMOS晶体管526。PMOS晶体管526具有耦接到电源电压VDD的源极、接收第二控制电压VTE的栅极和耦接到感测节点SO的漏极。由于第二控制电压VTE的电平与温度成反比，因此负载电流产生器525可以向感测节点SO提供与温度成比例的负载电流ILD。
[0111] 地电压VSS被施加到第一组选择晶体管420a中的与未选择的位线耦接的选择晶体管432至43t的栅极。例如，控制电路450可以向选择晶体管432至43t的栅极提供列地址C_ADDR，其中列地址C_ADDR的每个比特具有地电压VSS的电平。可以在与未选择的位线耦接的选择晶体管432至43t中产生漏电流。由于漏电流，因此增大选择晶体管431至43t中的每一个的大小受限。此外，如果减小选择晶体管431至43t中的每一个的大小以减小漏电流，则可能增加感测时间。
[0112] 因此，产生负载电流ILD以补偿在感测截止单元时与截止单元耦接的位线的漏电流，负载电流ILD的大小需要随着位线的漏电流的大小的增加而增加。增加的负载电流ILD可以减小从导通单元流到感测节点SO的导通单元电流。
[0113] 为了防止或减少这些现象，自适应控制电压产生器530向调整晶体管545提供与温度成比例的第一控制电压VC，并且电压产生器700向与选择的位线BL1耦接的选择晶体管431的栅极和与选择的存储器单元MC耦接的选择的字线SWL提供具有比电源电压VDD更大的电平的升压电压VBST。因此，感测电路500在减少高温下的漏电流的同时充分地对位线进行预充电，并且通过防止位线在低温下被过充电来提高读取速度。此外，感测电路500可以通过对与选择的存储器单元耦接的字线进行升压来确保导通单元的电流裕度。
[0114] 图11详细示出了根据示例实施例的图9中的感测电路中的读出放大器之一。
[0115] 参考图10和图11，读出放大器510a可以包括预充电电流产生器(PCG)520、调整晶体管545、自适应控制电压产生器(ACVG)530、电流调整电路PCAC 540、反相器550和负载电流产生器(LCG)525。作为示例，读出放大器510a还可以包括控制电压产生器560、控制代码产生器610、电流比较器620和预充电信号控制器640。作为另一示例，图3中的控制电路450或电压产生器700可以包括控制电压产生器560、控制代码产生器610、电流比较器620和预充电信号控制器640。
[0116] 控制电压产生器560产生与温度成比例的输出电流，并且产生与绝对温度成比例(PTAT)电流成反比的第二控制电压VTE。控制电压产生器560将第二控制电压VTE提供给自适应控制电压产生器530、负载电流产生器525、电流比较器620和预充电信号控制器640。
[0117] 预充电信号控制器640产生预充电信号VPR，并且基于第二控制电压VTE控制预充电信号VPR的脉冲宽度。电流比较器620接收参考电压VREF和第二控制电压VTE，基于第二控制电压VTE产生第二负载电流，将第二负载电流与参考电流进行比较，并且基于该比较产生比较信号CMP。控制代码产生器610基于比较信号CMP产生控制代码CCD，并且将控制代码CCD提供给控制电压产生器560。
[0118] 图12是示出了根据示例实施例的图11中的控制电压产生器的示例的电路图。
[0119] 参考图12，控制电压产生器560可以包括PTAT电流源570、电流镜像电路580和电流电压转换器577。
[0121] PMOS晶体管571连接在电源电压VDD和节点N21之间，PMOS晶体管572连接在电源电压VDD和节点N22之间，并且PMOS晶体管573连接在电源电压VDD和节点N24之间。NMOS晶体管574是二极管连接的并且连接在节点N21和地电压VSS之间，NMOS晶体管575是二极管连接的并且连接在节点N23和地电压VSS之间，并且电阻器RT1连接在节点N22和节点N23之间。放大器576具有耦接到节点N22的第一输入端子、耦接到节点N21的第二输入端子以及耦接到PMOS晶体管571、572和573中的每一个的栅极的输出端子。
[0122] 由于电阻器RT1，因此节点N21和节点N22之间出现电压差，并且放大器576放大节点N21和节点N22之间的电压差，并且将放大后的电压差输出到PMOS晶体管571、572和573的栅极。基于放大后的电压差导通或关断PMOS晶体管571、572和573中的每一个。
[0123] 可以基于等式1来计算由PTAT电流源570产生的输出电流IO。
[0124] [等式1]
[0125] IO＝VT*(ln(n)/R1)＝k*T/q*(ln(n)/R1)
[0126] 这里，VT指代热电压，k指代玻尔兹曼常数，q指代电子的电荷量，T指代绝对温度，n指代具有相同W/L比的NMOS晶体管575的数量，R1指代电阻器RT的电阻。如等式1所示，PTAT电流源570可以产生与绝对温度T成比例的输出电流IO。
[0127] 电流镜像电路580在节点N24处连接到PTAT电流源570，并且在节点N25处连接到电流电压转换器577。
[0128] 电流镜像电路580包括二极管连接到第一支路(1eg)或参考分支的NMOS晶体管581、以及第二支路中包括的镜像分支。每个镜像分支可以包括NMOS晶体管582至585中的每一个以及开关592至595中的每一个。开关592至595中的每一个响应于控制代码CCD中包括的每个比特而接通/关断，并且NMOS晶体管582至585中的每一个根据开关592至595中的每一个的接通/关断而作为电流源操作，以分别提供复制电流IRP1、IRP2、IRP3和IRP4。电流镜像电路580可以输出复制电流IRP1、IRP2、IRP3和IRP4中的选择部分。
[0129] 根据NMOS晶体管581的W/L比和NMOS晶体管582的W/L比来确定输出电流IO与复制电流IRP1的比，这对于复制电流IRP2、IRP3和IRP4来说也是类似的。
[0130] 电流电压转换器577可以包括连接在电源电压VDD和节点N25之间的PMOS晶体管。PMOS晶体管(或电流电压转换器)577感测在节点N25中流动的第一负载电流ILD1，并且PMOS晶体管577的栅极电压是根据第一负载电流ILD1而确定的第二控制电压VTE。例如，电流电压转换器577将第一负载电流ILD1转换为与复制电流IRP1、IRP2、IRP3和IRP4中的选择部分之和相对应的第二控制电压VTE。
[0131] 图13是示出了根据示例实施例的图11中的电流比较器的示例的电路图。
[0132] 参考图13，电流比较器620包括焊盘(或引脚)621、开关622、二极管连接的NMOS晶体管623、NMOS晶体管625和PMOS晶体管624。焊盘621将从外部提供的参考电压VREF提供给开关622。在示例实施例中，可以从非易失性存储器器件200中的内部电路(例如，电压产生器)提供参考电压VREF。开关622响应于启用信号EN而接通或关断，并且当启用信号EN具有高电平时，向节点N31输出与参考电压VREF相对应的第一参考电流IREF1。
[0133] 二极管连接的NMOS晶体管623连接在节点N31和地电压VSS之间，NMOS晶体管625连接在节点N32和地电压VSS之间，并且二极管连接的NMOS晶体管623的栅极和NMOS晶体管625的栅极共同彼此连接。当第一参考电流IREF1在二极管连接的NMOS晶体管623中流动时，NMOS晶体管625作为电流源操作并输出第二参考电流IREF2。第一参考电流IREF1的量和第二参考电流IREF2的量可以彼此相同。
[0134] PMOS晶体管624连接在电源电压VDD和节点N32之间，并且包括用于接收第二控制电压VTE的栅极。PMOS晶体管624可以基于第二控制电压VTE产生第二负载电流ILD2。第一负载电流ILD1的量和第二负载电流ILD2的量可以彼此相同。
[0135] 因此，电流比较器620可以将第二参考电流IREF2与第二负载电流ILD2进行比较，并且将比较信号CMP输出给控制代码产生器610。控制代码产生器610基于比较信号CMP产生控制代码CCD，并且将所产生的控制代码CCD输出到控制电压产生器560。控制电压产生器560可以基于控制代码CCD调整PTAT电流的量。
[0136] 例如，当第二负载电流ILD2的量大于第二参考电流IREF2的量时，节点N32的电压增加，因此比较信号CMP具有高电平。当比较信号CMP处于高电平时，控制代码产生器610产生具有第一值的控制代码CCD，因此控制电压产生器560可以基于具有第一值的控制代码CCD减小PTAT电流的量。
[0137] 例如，当第二负载电流ILD2的量小于第二参考电流IREF2的量时，节点N32的电压减小，因此比较信号CMP具有低电平。当比较信号CMP处于低电平时，控制代码产生器610产生具有第二值的控制代码CCD，因此控制电压产生器560可以基于具有第二值的控制代码CCD增加PTAT电流的量。
[0138] 图14是示出了根据示例实施例的图11中的预充电信号控制器的示例的电路图。
[0140] 第一电压产生器650响应于第二控制电压VTE产生电平与温度的增加成比例的第一电压Va。第二电压产生器670基于读取时钟信号RCK和第一电压Va向其中充入电源电压VDD，并且提供充电电压作为第二电压Vb。差分放大器660对第一电压Va和第二电压Vb的差值进行放大以输出输出电压Vo。NOR门680对输出电压Vo和读取时钟信号RCK执行NOR操作以输出预充电信号VPR。
[0141] 第一电压产生器650可以包括PMOS晶体管651和652、电阻器RT2和NMOS晶体管653。
[0142] PMOS晶体管651连接在电源电压VDD和节点N41之间，并且包括用于接收第二控制电压VTE的栅极。PMOS晶体管651响应于第二控制电压VTE将第三负载电流ILD3输出到节点N41。图10中的第一负载电流ILD1的量可以与第三负载电流ILD3的量相同。
[0143] PMOS晶体管652连接在电源电压VDD和节点N41之间，并且PMOS晶体管652的漏极和栅极彼此连接。可以基于等式2来计算在PMOS晶体管652中流动的第一电流Ia。
[0144] [等式2]
[0145] Ia＝β/2*(VDD-Va+Vth)2
[0146] 这里，β指代PMOS晶体管652的特征常数，Vth指代PMOS晶体管652的阈值电压。
[0147] 电阻器RT2和NMOS晶体管653串联连接在节点N41和地电压VSS之间，并且NMOS晶体管653响应于启用信号EN导通/关断。当启用信号EN具有高电平时，可以基于等式3来计算在电阻器RT2中流动的电流IT。
[0148] [等式3]
[0149] IT＝ILD3+Ia＝Va/R2
[0150] 这里，R2表示电阻器RT2的电阻。
[0151] 参考等式3，第一电压产生器650将与第三负载电流ILD3成比例的第一电压Va提供给节点N41。结果，当温度上升时，第一电压Va增加，而当温度下降时，第一电压Va减小。
[0152] 第二电压产生器670可以包括PMOS晶体管671和672、NMOS晶体管673和MOS电容器674。PMOS晶体管671和672以及NMOS晶体管673串联连接在电源电压VDD和地电压VSS之间，PMOS晶体管671具有接收第一电压Va的栅极，PMOS晶体管672具有接收读取时钟信号RCK的栅极，并且NMOS晶体管673具有接收读取时钟信号RCK的栅极。MOS电容器674连接到节点N44，并且节点N44连接在PMOS晶体管672和NMOS晶体管673之间。PMOS晶体管671响应于第一电压Va导通/关断，并且PMOS晶体管672和NMOS晶体管673响应于读取时钟信号RCK导通/关断。
[0153] 当读取时钟信号RCK具有高电平时，PMOS晶体管672关断并且NMOS晶体管673导通，因此对MOS电容器674的电荷放电。当读取时钟信号RCK具有低电平时，PMOS晶体管672导通并且NMOS晶体管673关断，因此对MOS电容器674充电。第二电压产生器670可以输出MOS电容器674的栅极电压作为第二电压Vb。
[0154] 差分放大器660对第一电压Va和第二电压Vb之间的差值进行放大，并且根据放大结果通过节点N43输出输出电压Vo。差分放大器660可以包括PMOS晶体管661和662以及NMOS晶体管663和664。
[0155] PMOS晶体管661具有耦接到电源电压VDD的源极、接收第一电压Va的栅极和耦接到节点N42的漏极。PMOS晶体管662具有耦接到电源电压VDD的源极、接收第二电压Vb的栅极和耦接到节点N43的漏极。NMOS晶体管663是二极管连接的并且耦接到节点N42和地电压VSS，并且NMOS晶体管664耦接到节点N43和地电压VSS，并且具有耦接到节点N42的栅极。
[0156] NOR门680对输出电压Vo和读取时钟信号RCK执行NOR操作以输出预充电信号VPR。
[0157] 图15是用于描述图14的预充电信号控制器的操作的时序图。
[0158] 参考图14和图15，当非易失性存储器器件200的温度是第一温度T1时，定义第一电压Va1、第一输出电压Vo1和第一预充电信号VPR1。此外，当非易失性存储器器件200的温度是第二温度T2时，定义第一电压Va2、第二输出电压Vo2和第二预充电信号VPR2。第二温度T2高于第一温度T1。第一时间间隔T11指代与温度T1相关联的第一电压Va1和第二电压Vb的交点t1和t3之间的间隔，第二时间间隔T12指代与温度T2相关联的第一电压Va2和第二电压Vb的交点t1和t4之间的间隔。
[0159] 当读取时钟信号RCK在第一时间点t1处从低电平上升到高电平时，对MOS电容器674放电。当读取时钟信号RCK在第二时间点t2处从高电平下降到低电平时，对MOS电容器
674充电。
674充电。
[0160] 在第一温度T1处，差分放大器660将与第一温度T1相关联的第一电压Va1的电平与第二电压Vb的电平进行比较，并且根据比较结果产生具有与第一时间间隔T11相对应的脉冲宽度的第一输出电压Vo1。NOR门680对第一输出电压Vo1和读取时钟信号RCK执行NOR操作，并且输出具有与第三时间间隔T13相对应的脉冲宽度的第一预充电信号VPR1。
[0161] 在第二温度T2处，差分放大器660将与第二温度T2相关联的第一电压Va2的电平与第二电压Vb的电平进行比较，并且根据比较结果产生具有与第二时间间隔T12相对应的脉冲宽度的第二输出电压Vo2。NOR门680对第二输出电压Vo2和读取时钟信号RCK执行NOR操作，并且输出具有与第四时间间隔T14相对应的脉冲宽度的第二预充电信号VPR2。
[0162] 当非易失性存储器器件200的温度上升时，第一电压Va的电平增加，因此预充电信号VPR的脉冲宽度增加，并且当非易失性存储器器件200的温度下降时，第一电压Va的电平减小，因此预充电信号VPR的脉冲宽度减小。因此，非易失性存储器器件200可以在高温下以预充电信号VPR的较大脉冲宽度充分地对位线进行预充电，并且防止在低温下以预充电信号VPR的较小脉冲宽度对位线进行过充电。
[0163] 图16至图18是根据示例实施例的用于描述非易失性存储器器件的感测裕度改进效果的曲线图。
[0164] 图16示出了当非易失性存储器器件200中的感测电路500的读出放大器510a仅包括调整晶体管545、反相器550、预充电电流产生器520和负载电流产生器525时的感测裕度。在这种情况下，负载电流产生器525可以具有耦接到地电压VSS的栅极。参考图16，示出了截止单元电流811、导通单元电流812和负载电流813的分布。当负载电流的量变得大于在高操作电压下的导通单元电流的量时，可能没有截止单元感测裕度和导通单元感测裕度。截止单元感测裕度表示用于将存储器单元感测为截止单元的电流裕度，并且导通单元感测裕度表示用于将存储器单元感测为导通单元的电流裕度。
[0165] 图17示出了当非易失性存储器器件200中的感测电路500的读出放大器510a仅包括调整晶体管545、反相器550、预充电电流产生器520和负载电流产生器525时的感测裕度。在这种情况下，负载电流产生器525可以具有接收由控制电压产生器560产生的第二控制电压VTE的栅极。参考图17，示出了截止单元电流821、导通单元电流822和负载电流823的分布。感测电路可以使用与温度成比例的负载电流来补偿位线的漏电流，但是由于电阻和工艺的改变，负载电流的分布变宽，因此截止单元感测裕度MGa1和导通单元感应裕度MGb1看起来很窄。
[0166] 图18示出了当非易失性存储器器件200中的感测电路500的读出放大器510a至少包括调整晶体管545、反相器550、预充电电流产生器520、负载电流产生器525、自适应控制电压产生器530和电流调整电路540时的感测裕度。参考图18，示出了截止单元电流831、导通单元电流832和负载电流833的分布。感测电路500可以通过根据温度的改变自适应地调整被提供到位线的预充电电流IPR1的量并且对被施加到选择晶体管431的栅极和耦接到选择的存储器单元MC的选择的字线SWL的电压进行升压，来补偿位线的漏电流，由此截止单元感测裕度MGa2和导通单元感测裕度MGb2看起来比较宽。
[0167] 图19示出了图3的非易失性存储器器件的一部分。
[0169] 在示例实施例中，温度传感器460感测非易失性存储器器件200的温度，将感测到的温度与参考范围(或参考温度)进行比较，并且当感测到的温度高于参考范围时将第一启用信号BEN1提供给第一升压电压产生器781以启用第一升压电压产生器781。例如，参考范围可以是25℃至30℃。启用的第一升压电压产生器781将大于电源电压VDD的第一升压电压VBST1提供给与所选择的位线耦接的选择晶体管431的栅极。当感测到的温度低于参考范围时，温度传感器460向第二升压电压产生器783提供第二启用信号BEN2以启用第二升压电压产生器783。启用的第二升压电压产生器783将第二升压电压VBST2提供给与所选择的页耦接的选择的字线SWL。
[0170] 图20是示出了根据示例实施例的操作非易失性存储器器件的方法的流程图。
[0171] 参考图20，提供了一种操作非易失性存储器器件200的方法。非易失性存储器器件200包括：存储器单元阵列，包括与多个字线和多个位线耦接的多个存储器单元；列选择电路410，包括分别与位线耦接的多个选择晶体管；以及感测电路500，连接到列选择电路410。
在该方法中，感测电路500将预充电电流IPR1提供给感测节点(S210)。感测电路500通过向将感测节点SO连接到选择晶体管中的第一组选择晶体管的调整晶体管545的栅极施加第一控制电压VC，根据非易失性存储器器件200的温度，调整被提供给从位线中选择的位线的预充电电流IPR1(S220)。第一控制电压的电平与温度成比例地增加。
在该方法中，感测电路500将预充电电流IPR1提供给感测节点(S210)。感测电路500通过向将感测节点SO连接到选择晶体管中的第一组选择晶体管的调整晶体管545的栅极施加第一控制电压VC，根据非易失性存储器器件200的温度，调整被提供给从位线中选择的位线的预充电电流IPR1(S220)。第一控制电压的电平与温度成比例地增加。
[0172] 电压产生器700向第一选择晶体管431和第一字线SWL施加大于电源电压VDD的升压电压VBST(S230)。第一组选择晶体管中的第一选择晶体管431耦接到选择的位线，并且第一字线SWL耦接到选择的存储器单元。感测电路500对感测节点SO的电压进行感测以输出数据D1(S240)。
[0173] 图21是示出了根据示例实施例的固态盘或固态驱动器(SSD)的框图。
[0174] 参考图21，SSD 1000包括多个非易失性存储器器件1100和SSD控制器1200。
[0175] 可以可选地向非易失性存储器器件1100提供外部高压(或者第二电源电压)VPP。每个非易失性存储器器件1100可以包括图3的非易失性存储器器件200。例如，每个非易失性存储器器件1100通过在读取操作中向位线提供根据温度调整的预充电电流来增加感测裕度和读取操作的速度。
[0176] SSD控制器1200通过多个通道CH1至CHi连接到非易失性存储器器件1100。SSD控制器1200包括一个或多个处理器1210、缓冲存储器1220、纠错码(ECC)块1230、主机接口1250和非易失性存储器接口1260。
[0177] 缓冲存储器1220存储用于驱动SSD控制器1200的数据。缓冲存储器1220包括多个存储线，每个存储线存储数据或命令。ECC块1230计算写入操作时要被编程的数据的纠错码值，并在读取操作时使用纠错码值来对读取数据进行纠错。在数据恢复操作中，ECC块1230对从非易失性存储器器件1100恢复的数据进行纠错。
[0178] 可以使用多种封装类型或封装配置来封装根据示例实施例的非易失性存储器器件或存储器件。
[0179] 本公开可以应用于包括以上公开的非易失性存储器器件在内的各种电子设备。
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