本発明は、スイッチング電源装置に関する。

PWM[pulse width modulation]駆動方式のスイッチング電源装置は、その電圧帰還ループを形成する回路要素として、一般に、出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するエラーアンプと、三角波状または鋸波状のスロープ電圧を生成するスロープ発振部と、誤差電圧とスロープ電圧とを比較して出力トランジスタのオフタイミングを決定するコンパレータと、を有する。

また、高い負荷応答特性が要求されるアプリケーションでは、上記の電圧帰還ループに加えて電流帰還ループを備えた電流モード制御方式のスイッチング電源装置を採用していることが多い。電流モード制御方式のスイッチング電源装置では、一般に、一定の傾きを持つ第1スロープ電圧と負荷電流に応じた傾きを持つ第2スロープ電圧とを足し合わせて上記のスロープ電圧を生成するように電圧帰還ループ及び電流帰還ループが形成される。

なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。

特開2006−304406号公報

ところで、従来のスイッチング電源装置において、第1スロープ電圧の傾きは、一定値に固定されていた。また、第2スロープ電圧の傾きについても、負荷電流に一定値の電流帰還ゲインを掛け合わせることにより設定されていた。

しかしながら、スイッチング電源装置の応答性と安定性が最良となる第1スロープ電圧の傾きや第2スロープ電圧の傾き(電流帰還ゲイン)は、スイッチング電源装置の使用状況(入力電圧、出力電圧、スイッチング周波数、負荷電流、ないしは、温度など)に応じて様々に変動する。

そのため、従来のスイッチング電源装置では、その使用状況に応じて応答性と安定性を最適化することが困難であった。

本明細書中に開示されている発明は、本願の発明者らによって見出された上記の課題に鑑み、その応答性と安定性を最適化することのできるスイッチング電源装置を提供することを目的とする。

本明細書中に開示されているスイッチング電源装置は、パルス幅変調信号による出力トランジスタのオン/オフ制御に応じて入力電圧から出力電圧を生成するスイッチング出力回路と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた第1電圧を生成する第1電圧生成回路と、三角波形または鋸波形の第2電圧を生成する第2電圧生成回路と、前記第1電圧と前記第2電圧とを比較して比較信号を生成する比較回路と、スイッチング周波数のクロック信号を生成するクロック発振回路と、前記クロック信号と前記比較信号に応じてパルス幅変調信号を生成する論理回路と、を有し、前記第2電圧生成回路は、第1の傾きを持つ第1スロープ電圧と、前記スイッチング出力回路に流れる出力電流に応じた第2の傾きを持つ第2スロープ電圧とを足し合わせて前記第2電圧を生成するものであり、かつ、前記第1の傾きと前記第2の傾きのうち少なくとも一方が設定値に応じて任意に調整される構成(第1の構成)とされている。

なお、上記第1の構成から成るスイッチング電源装置は、前記第2電圧生成回路に前記設定値を与える周波数特性調整回路をさらに有する構成(第2の構成)にするとよい。

また、上記第2の構成から成るスイッチング電源装置において、前記周波数特性調整回路は、前記設定値を格納するレジスタ部と、制御回路からの指示に応じて前記設定値を書き換えるインタフェイス部と、を含む構成(第3の構成)にするとよい。

また、上記第1〜第3いずれかの構成から成るスイッチング電源装置において、前記第2電圧生成回路は、前記第1スロープ電圧を生成するスロープ発振部と、前記第2スロープ電圧を生成する電流検出部と、前記第1スロープ電圧と前記第2スロープ電圧とを足し合わせて前記第2電圧を生成する加算部と、を含む構成(第4の構成)にするとよい。

また、上記第4の構成から成るスイッチング電源装置にて、前記スロープ発振部は、固定電圧を電源として第1デジタル設定値に応じた第1アナログ電圧を生成する第1D/A変換部と、前記第1アナログ電圧に応じた充電電流を生成する第1V/I変換部と、前記充電電流によって充電されるキャパシタと、前記クロック信号に同期して前記キャパシタの充放電制御を行うスイッチと、前記キャパシタの充電電圧に応じた第1スロープ電流を生成する第2V/I変換部と、を含む構成(第5の構成)にするとよい。

また、上記第5の構成から成るスイッチング電源装置において、前記電流検出部は、前記出力電流に応じた可変電圧を生成する第1I/V変換部と、前記可変電圧を電源として第2デジタル設定値に応じた第2アナログ電圧を生成する第2D/A変換部と、前記第2アナログ電圧に応じた第2スロープ電流を生成する第3V/I変換部と、を含む構成(第6の構成)にするとよい。

また、上記第6の構成から成るスイッチング電源装置において、前記加算部は、前記第1スロープ電流と前記第2スロープ電流とを足し合わせた加算電流を生成する電流加算部と、前記加算電流に応じた前記第2電圧を生成する第2I/V変換部と、を含む構成(第7の構成)にするとよい。

また、上記第1〜第7いずれかの構成から成るスイッチング電源装置において、前記第1電圧生成回路は、前記出力電圧または前記帰還電圧と前記基準電圧との差分に応じた誤差電圧を生成するエラーアンプと、前記誤差電圧の位相を補償して前記第1電圧を生成する位相補償フィルタと、を含む構成(第8の構成)にするとよい。

また、本明細書中に開示されているスイッチング電源装置は、パルス幅変調信号による出力トランジスタのオン/オフ制御に応じて入力電圧から出力電圧を生成するスイッチング出力回路と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた第1電圧を生成する第1電圧生成回路と、前記パルス幅変調信号を生成するデジタル信号処理回路と、を有し、前記デジタル信号処理回路は、前記第1電圧のデジタル値をD1とし、予め定められた電圧スロープの傾きをSslpとし、前記スイッチング出力回路に流れる出力電流に応じて変化する電流スロープの傾きをScsとし、電圧スロープ係数をKslpとし、電流スロープ係数をKcsとし、スイッチング周期をTとしたとき、前記パルス幅変調信号のデューティDUTYを、DUTY=D1/{(Kslp×Sslp+Kcs×Scs)×T}という算出式に基づいて設定するものであり、かつ、前記電圧スロープ係数と前記電流スロープ係数のうち少なくとも一方が任意に調整される構成(第9の構成)とされている。

なお、上記第9の構成から成るスイッチング電源装置において、前記第1電圧生成回路は前記デジタル信号処理回路でのデジタル処理によって実装される構成(第10の構成)にするとよい。

本明細書中に開示されている発明によれば、その応答性と安定性を最適化することのできるスイッチング電源装置を提供することが可能となる。

スイッチング電源装置100の第1実施形態を示すブロック図

パルス幅変調制御の一例を示すタイミングチャート

第2電圧生成回路130の一構成例を示すブロック図

スロープ可変制御の一例を示す波形図

第2デジタル設定値Kcsの一調整例を示すボード線図

第1デジタル設定値Kslpの一調整例を示すボード線図

スイッチング電源装置100の第2実施形態を示すブロック図

スイッチング電源装置100の第3実施形態を示すブロック図

<第1実施形態> 図1は、スイッチング電源装置100の第1実施形態を示すブロック図である。スイッチング電源装置100は、入力電圧Viから所望の出力電圧Voを生成して負荷に供給するPWM駆動方式のDC/DCコンバータであり、スイッチング出力回路110と、第1電圧生成回路120と、第2電圧生成回路130と、比較回路140と、クロック発振回路150と、論理回路160と、周波数特性調整回路170と、制御回路180と、を有する。なお、スイッチング電源装置100には、上記した回路要素のほか、その他の保護回路(低入力誤動作防止回路や温度保護回路など)を適宜組み込んでも構わない。

スイッチング出力回路110は、パルス幅変調信号S3(以下ではPWM信号S3と呼ぶ)による出力トランジスタのオン/オフ制御に応じて入力電圧Viから出力電圧Voを生成する。なお、スイッチング出力回路110の出力形式については、降圧型、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。また、スイッチング出力回路110の整流方式については、同期整流方式及びダイオード整流方式のいずれを採用してもよい。また、スイッチング出力回路110の出力トランジスタや同期整流トランジスタに高電圧が印加される場合には、それぞれのトランジスタ素子として、パワーMOSFET[metal-oxide-semiconductor field effect transistor]、IGBT[insulated gate bipolar transistor]、及び、SiCトランジスタなどの高耐圧素子を用いるとよい。

第1電圧生成回路120は、出力電圧Voまたはこれに応じた帰還電圧Vfbと所定の基準電圧Vrefとの差分に応じた第1電圧V1を生成する回路ブロックであり、帰還電圧生成部121と、エラーアンプ122と、位相補償フィルタ123と、を含む。

帰還電圧生成部121は、出力電圧Voに応じた帰還電圧Vfb(例えば出力電圧Voの分圧電圧)を生成する。なお、出力電圧Voがエラーアンプ122の入力ダイナミックレンジ内に収まっている場合には、帰還電圧生成部121を省略して出力電圧Voをエラーアンプ122に直接入力しても構わない。

エラーアンプ122は、反転入力端(−)に印加される帰還電圧Vfbと非反転入力端(+)に印加される基準電圧Vrefとの差分に応じた誤差電圧Verrを生成する。誤差電圧Verrは、帰還電圧Vfbが基準電圧Vrefよりも低いときに上昇し、帰還電圧Vfbが基準電圧Vrefよりも高いときに低下する。

位相補償フィルタ123は、エラーアンプ103の発振を防止すべく、誤差電圧Verrの位相を補償して第1電圧V1を生成する。なお、本図の例では、エラーアンプ103と比較回路140との信号経路上に位相補償フィルタ123が挿入されており、誤差電圧Verrと第1電圧V1が異なる電圧であるかのように描写されている。ただし、本図の描写はあくまで例示であり、例えば、エラーアンプ122の出力端と接地端との間に位相補償フィルタ123(抵抗とキャパシタの直列回路など)を接続した場合には、誤差電圧Verrと第1電圧V1とが同一の電圧となる。

第2電圧生成回路130は、三角波形または鋸波形の第2電圧V2を生成する回路ブロックであり、スロープ発振部131と、電流検出部132と、加算部133と、を含む。

スロープ発振部131は、第1デジタル設定値Kslp(電圧スロープ係数に相当)に応じた第1の傾きを持つ第1スロープ電圧Vslp1を生成する。すなわち、第1の傾きは、第1デジタル設定値Kslpに応じて任意に調整される。スロープ発振部131の構成及び動作については、後ほど詳細に説明する。

電流検出部132は、スイッチング出力回路133に流れる出力電流Ics(例えば、出力トランジスタに流れるスイッチ電流、コイルに流れるコイル電流、若しくは、負荷に流れる負荷電流)の入力を受け付けており、出力電流Icsに第2デジタル設定値Kcs(電流スロープ係数(電流帰還ゲイン)に相当)を掛け合わせた第2の傾きを持つ第2スロープ電圧Vslp2を生成する。すなわち、第2の傾きは、第2デジタル設定値Kcsに応じて任意に調整される。電流検出部132の構成及び動作については、後ほど詳細に説明する。

加算部133は、第1スロープ電圧Vslp1と第2スロープ電圧Vslp2とを足し合わせて第2電圧V2を生成する。

比較回路140は、反転入力端(−)に印加される第1電圧V1と非反転入力端(+)に印加される第2電圧V2とを比較して比較信号S2を生成する。比較信号S2は、第2電圧V2が第1電圧V1よりも低いときにローレベルとなり、第2電圧V2が第1電圧V1よりも高いときにハイレベルとなる。

クロック発振回路150は、所定のスイッチング周波数fsw(=1/T)でパルス駆動されるクロック信号S1を生成する。

論理回路160は、セット端(S)に入力されるクロック信号S1とリセット端(R)に入力される比較信号S2に応じてPWM信号S3を生成するRSフリップフロップである。PWM信号S3は、クロック信号S1の立上りエッジでハイレベルにセットされ、比較信号S2の立上りエッジでローレベルにリセットされる。

周波数特性調整回路170は、第2電圧生成回路130に第1デジタル設定値Kslpと第2デジタル設定値Kcsを与える回路ブロックであり、第1レジスタ部171と、第2レジスタ部172と、インタフェイス部173と、を含む。

第1レジスタ部171及び第2レジスタ部172は、それぞれ、第1デジタル設定値Kslp及び第2デジタル設定値Kcsを格納する。なお、本図の例では、スロープ発振部131が第1レジスタ部171から第1デジタル設定値Kslpを直接読み出し、電流検出部132が第2レジスタ部172から第2デジタル設定値Kcsを直接読み出しているかのように描写されている。ただし、本図の描写はあくまで例示であり、例えば、インタフェイス部173が第1デジタル設定値Kslpと第2デジタル設定値Kcsを読み出した上で、各々をスロープ発振部131と電流検出部132に送出する構成としてもよい。

インタフェイス部173は、制御回路180からの指示に応じて第1デジタル設定値Kslp及び第2デジタル設定値Kcsを書き換えるように、第1レジスタ部171及び大2レジスタ部172へのアクセス制御を行う。

制御回路180は、スイッチング電源装置100の使用状況(入力電圧、出力電圧、スイッチング周波数、負荷電流、ないしは、温度など)に応じて第1デジタル設定値Kslp及び第2デジタル設定値Kcsを任意に調整する。このような構成とすることにより、スイッチング電源装置100の使用状況に応じて第1スロープ電圧Vslp1の傾きと第2スロープ電圧Vslp2の傾き(延いては第2電圧V2の傾き)を自由に設定することができるので、スイッチング電源装置100の応答性と安定性を最適化することが可能となる。なお、第1デジタル設定値Kslp及び第2デジタル設定値Kcsの具体的な調整手法については後ほど詳述する。また、本図の例では、制御回路180がスイッチング電源装置100の一構成要素として含まれているが、本図の描写はあくまで例示であり、例えば、スイッチング電源装置100の外部に設けられた制御回路180(マイコンなど)によって第1デジタル設定値Kslp及び第2デジタル設定値Kcsを調整してもよい。

図2は、パルス幅変調制御の一例を示すタイミングチャートであり、上から順に、クロック信号S1、第1電圧V1及び第2電圧V2、比較信号S2、及び、PWM信号S3が描写されている。

時刻t1において、クロック信号S1がハイレベルに立ち上げられると、PWM信号S3がハイレベルにセットされる。その結果、スイッチング出力回路110の出力トランジスタがオンとなる。また、時刻t1において、クロック信号S1がハイレベルに立ち上げられると、第2電圧V2が第1デジタル設定値Kslp及び第2デジタル設定値Kcsに応じた傾きを持って上昇し始める。

時刻t2において、第2電圧V2が第1電圧V1よりも高くなり、比較信号S2がハイレベルに立ち上げられると、PWM信号S3がローレベルにリセットされる。その結果、スイッチング出力回路110の出力トランジスタがオフとなる。また、時刻t2において比較信号S2がハイレベルに立ち上げられると、第2電圧V2が速やかに放電される。

上記のパルス幅変調制御により、PWM信号S3のハイレベル期間Ton(出力トランジスタのオン期間)は、第1電圧V1が高いほど長くなり、第1電圧V1が低いほど短くなる。言い換えると、PWM信号S3のデューティDUTY(クロック信号S1のスイッチング周期Tに占めるハイレベル期間Tonの割合)は、第1電圧V1が高いほど大きくなり、第1電圧V1が低いほど小さくなる。

また、スイッチング電源装置100は、出力電圧Voを監視する電圧帰還ループに加えて、出力電流Icsを監視する電流帰還ループ(電流検出部132と加算部133)を備えている。従って、急峻な負荷変動に対してPWM信号S3のデューティDUTYを遅滞なく追従させることができるので、出力電圧Voの変動を抑えることが可能となる。

なお、クロック信号S1が再びハイレベルに立ち上げられる時刻t3以降においても、上記と同様のパルス幅変調制御が繰り返されることにより、スイッチング出力回路110の出力トランジスタが周期的にオン/オフされて所望の出力電圧Voが生成される。

図3は、第2電圧生成回路130(スロープ発振部131、電流検出部132、及び、加算部133)の一構成例を示すブロック図である。

スロープ発振部131は、D/A変換部11と、オペアンプ12と、npn型バイポーラトランジスタ13a〜13cと、pnp型バイポーラトランジスタ14a〜14dと、抵抗15a及び15b(抵抗値:R15a及びR15b)と、キャパシタ16(容量値:C16)と、スイッチ17と、を含む。

D/A変換部11は、固定電圧Vdacを電源として第1デジタル設定値Kslpに応じた第1アナログ電圧V11(=Vdac×Kslp、ただし0≦Kslp≦1)を生成する。第1アナログ電圧V11は、第1デジタル設定値Kslpのデータ値が大きいほど高くなり、第1デジタル設定値Kslpのデータ値が小さいほど低くなる。なお、デジタル/アナログ変換方式としては、これまでに実績のある従来方式(R/2R方式やストリング方式など)を採用すればよい。

オペアンプ12の非反転入力端(+)は、第1アナログ電圧V11の印加端に接続されている。オペアンプ12の反転入力端(−)は、トランジスタ13aのエミッタに接続されている。オペアンプ12の出力端は、トランジスタ13aのベースに接続されている。トランジスタ13aのエミッタは、抵抗15aの第1端に接続されている。抵抗15aの第2端は、接地端に接続されている。トランジスタ13aのコレクタは、トランジスタ14aのコレクタに接続されている。トランジスタ14a及び14bのエミッタは、いずれも電源端に接続されている。トランジスタ14a及び14bのベースは、いずれもトランジスタ14aのコレクタに接続されている。

トランジスタ14bのコレクタは、トランジスタ13bのコレクタに接続されている。トランジスタ13bのエミッタは、キャパシタ16及びスイッチ17の各第1端に接続されている。キャパシタ16及びスイッチ17の各第2端は、いずれも接地端に接続されている。トランジスタ13b及び13cのベースは、いずれもトランジスタ13bのコレクタに接続されている。トランジスタ13cのエミッタは、抵抗15bの第1端に接続されている。抵抗15bの第2端は、接地端に接続されている。トランジスタ13cのコレクタは、トランジスタ14cのコレクタに接続されている。トランジスタ14c及び14dのエミッタは、いずれも電源端に接続されている。トランジスタ14c及び14dのベースは、いずれもトランジスタ14cのコレクタに接続されている。トランジスタ14dのコレクタは、第1スロープ電流Islp1の出力端に相当する。

本構成例のスロープ発振部131において、オペアンプ12は、非反転入力端(+)と反転入力端(−)とがイマジナリーショートするように、トランジスタ13aのベース電圧を制御する。その結果、抵抗15aの第1端には、第1アナログ電圧V11が印加されるので、抵抗15aには第1アナログ電圧V11に応じた電流I11(=V11/R15a)が流れる。また、トランジスタ14a及び14bは、第1のカレントミラー(ミラー比:α)を形成している。従って、トランジスタ14bのコレクタには、電流I11に応じた充電電流I12(=α×I11)が流れる。

このように、オペアンプ12、トランジスタ13a、トランジスタ14a及び14b、並びに、抵抗15aは、第1アナログ電圧V11に応じた充電電流I12を生成する第1V/I変換部として機能する。

キャパシタ16は、上記の充電電流I12によって充電されることにより、充電電圧V12を生成する。スイッチ17は、クロック信号S1及び比較信号S2に同期してキャパシタ16の充放電制御を行う。例えば、スイッチ17は、クロック信号S1の立上りエッジでオフとなり、比較信号S2の立上りエッジでオンとなる。スイッチ17がオフしているときには、キャパシタ16が充電電流I12によって充電されるので、キャパシタ16の充電電圧V12が上昇していく。一方、スイッチ17がオンすると、キャパシタ16の両端間が短絡されるので、充電電圧V12が速やかに放電される。

トランジスタ13b及び13cは、第2のカレントミラーを形成している。充電電圧V12の上昇に伴いトランジスタ13bのベース・エミッタ間電圧が低くなるほど、トランジスタ13bの導通度が低下していく。その結果、トランジスタ13cのベースからエミッタに向けて流れる電流が増大するので、抵抗15bの両端間に掛かる電圧V13が高くなり、抵抗15bに流れる電流I13(=V13/R15b)が大きくなる。また、トランジスタ14c及び14dは、第3のカレントミラー(ミラー比:β)を形成している。従って、トランジスタ14dのコレクタには、電流I13に応じた第1スロープ電流Islp1(=β×I13)が流れる。

このように、トランジスタ13b及び13c、トランジスタ14c及び14d、並びに抵抗15bは、キャパシタ16の充電電圧V12に応じた第1スロープ電流Islp1を生成する第2V/I変換部として機能する。なお、充電電流I12が大きいほど、充電電圧V12の傾き(=I12/C16)が大きくなるので、第1スロープ電流Islp1の傾き(延いては第1スロープ電圧Vslp1の傾き)が大きくなる。

電流検出部132は、I/V変換部21と、D/A変換部22と、オペアンプ23と、npn型バイポーラトランジスタ24と、抵抗25(抵抗値:R25)と、を含む。

I/V変換部21は、出力電流Icsに応じた可変電圧Vcsを生成する。可変電圧Vcsは、出力電流Icsが大きいほど高くなり、出力電流Icsが小さいほど低くなる。

D/A変換部22は、可変電圧Vcsを電源として第2デジタル設定値Kcsに応じた第2アナログ電圧V21(=Vcs×Kcs、ただし0≦Kcs≦1)を生成する。第2アナログ電圧V21は、第2デジタル設定値Kcsのデータ値が大きいほど高くなり、第2デジタル設定値Kcsのデータ値が小さいほど低くなる。なお、デジタル/アナログ変換方式としては、これまでに実績のある従来方式(R/2R方式やストリング方式など)を採用すればよい。

また、D/A変換部22は、その電源電圧として可変電圧Vcsの供給を受け付けている。従って、第2デジタル設定値Kcsのデータ値が同一であれば、可変電圧Vcsが高いほど第2アナログ電圧V21が高くなり、逆に、可変電圧Vcsが低いほど第2アナログ電圧V21が低くなる。

オペアンプ23の非反転入力端(+)は、第2アナログ電圧V21の印加端に接続されている。オペアンプ23の反転入力端(−)は、トランジスタ24のエミッタに接続されている。オペアンプ23の出力端は、トランジスタ24のベースに接続されている。トランジスタ24のエミッタは、抵抗25の第1端に接続されている。抵抗25の第2端は、接地端に接続されている。トランジスタ24のコレクタは、第2スロープ電流Islp2の出力端に相当する。

本構成例の電流検出部132において、オペアンプ23は、非反転入力端(+)と反転入力端(−)とがイマジナリーショートするように、トランジスタ24のベース電圧を制御する。その結果、抵抗25の第1端には、第2アナログ電圧V21が印加されるので、抵抗25には、第2アナログ電圧V21に応じた第2スロープ電流Islp2(=V21/R25)が流れる。

このように、オペアンプ23、トランジスタ24、抵抗25は、第2アナログ電圧V21に応じた第2スロープ電流Islp2を生成する第3V/I変換部として機能する。

加算部133は、pnp型バイポーラトランジスタ31及び32と、抵抗33(抵抗値:Rslp)を含む。トランジスタ31のコレクタは、トランジスタ24のコレクタ(第2スロープ電流Islp2の出力端)に接続されている。トランジスタ31及び32のエミッタは、いずれも電源端に接続されている。トランジスタ31及び32のベースは、いずれもトランジスタ31のコレクタに接続されている。トランジスタ32のコレクタは、トランジスタ14dのコレクタ(第1スロープ電流Islp1の出力端)と抵抗33の第1端に接続されている。抵抗33の第2端は、接地端に接続されている。なお、抵抗33の第1端は、第2電圧V2の出力端に相当する。

トランジスタ31及び32は、第2スロープ電流Islp2をミラーして折り返すカレントミラーを形成しており、第1スロープ電流Islp1と第2スロープ電流Islp2とを足し合わせた加算電流Iadd(=Islp1+Islp2)を生成する電流加算部として機能する。

抵抗33は、自身に流し込まれる加算電流Iaddに応じた第2電圧V2(=Iadd×Rslp)を生成する第2I/V変換部として機能する。

なお、本図中のnpn型バイポーラトランジスタ(13a〜13c及び24)は、Nチャネル型MOS[metal oxide semiconductor]電界効果トランジスタに置き換えてもよい。同様に、本図中のpnp型バイポーラトランジスタ(14a〜14d、31、及び、32)は、Pチャネル型MOS電界効果トランジスタに置き換えてもよい。

図4は、スロープ可変制御の一例を示す波形図であり、上から順に、PWM信号S3、出力電流Ics(ここでは出力トランジスタに流れるスイッチ電流を想定)、並びに、第1電圧V1及び第2電圧V2が描写されている。

本図で示したように、第2電圧V2は、第1スロープ電圧Vslp1(=Islp1×Rslp)と、第2スロープ電圧Vslp2(=Islp2×Rslp)とを足し合わせることにより生成される。ここで、先にも述べたように、第1スロープVslp1の傾きは、第1デジタル設定値Kslpを用いて任意に調整することが可能であり、また、第2スロープVslp2の傾き(出力電流Icsに掛け合わせる電流帰還ゲイン)は、第2デジタル設定値Kcsを用いて任意に調整することが可能である。

このような構成とすることにより、スイッチング電源装置100の使用状況に応じて第1スロープ電圧Vslp1の傾きと第2スロープ電圧Vslp2の傾き(延いては第2電圧V2の傾き)を自由に設定することができるので、スイッチング電源装置100の応答性と安定性を最適化することが可能となる。

図5は、第2デジタル設定値Kcsの一調整例を示すボード線図であり、本図(a)〜(c)欄には、ゲイン(実線)と位相(破線)の周波数特性が各々描写されている。各ボード線図の横軸(対数軸)は周波数[Hz]を示しており、縦軸(左)はゲイン[dB]を示しており、縦軸(右)は位相[°]を示している。

本図(a)欄では、ある大きさの負荷電流Ioに対してクロスオーバー周波数fo(ゲインが0dBとなる周波数)が60kHzとなるように第2デジタル設定値Kcsを設定したときの周波数特性が示されている。

ここで、第2デジタル設定値Kcsを変更することなく負荷電流Ioを10倍に増やすと、本図(b)欄で示したように、クロスオーバー周波数foが60kHzから30kHzまで低下する。すなわち、負荷電流Ioが大きくなるほどスイッチング電源装置100の応答性が悪くなることが分かる。

一方、第2デジタル設定値Kcsを1/7倍に設定してやると、本図(c)欄で示したように、クロスオーバー周波数foを30kHzから80kHzまで引き上げることができる。すなわち、第2デジタル設定値Kcsを小さく設定するほどクロスオーバー周波数foを上昇させることができる。

このように、負荷電流Ioが大きいときには第2デジタル設定値Kcsを小さく設定することにより、スイッチング電源装置100の応答性の高めることが可能となる。

図6は、第1デジタル設定値Kslpの一調整例を示すボード線図であり、先出の図5と同じく、本図(a)〜(c)欄には、ゲイン(実線)と位相(破線)の周波数特性が各々描写されている。各ボード線図の横軸(対数軸)は周波数[Hz]を示しており、縦軸(左)はゲイン[dB]を示しており、縦軸(右)は位相[°]を示している。

本図(a)欄では、ある電圧値の入力電圧Viに対して位相余裕(クロスオーバー周波数foでの位相)が60°以上となるように第1デジタル設定値Kslpを設定したときの周波数特性が示されている。

ここで、第1デジタル設定値Kslpを変更することなく入力電圧Viを3倍に高めると、本図(b)欄で示したように、位相余裕が60°以上から35°付近まで低下する。すなわち、入力電圧Viが高くなるほどスイッチング電源装置100の安定性が悪くなることが分かる。

一方、第1デジタル設定値Kslpを1/4倍に設定してやると、本図(c)欄で示すように、位相余裕を35°付近から60°以上まで引き上げることができる。すなわち、第1デジタル設定値Kslpを小さく設定するほど位相余裕を大きくすることができる。

このように、入力電圧Viが高いときには第1デジタル設定値Kslpを小さく設定することにより、スイッチング電源装置100の安定性の高めることが可能となる。

なお、上記では、負荷電流Ioと第2デジタル設定値Kcsとの相関関係、並びに、入力電圧Viと第1デジタル設定値Kslpとの相関関係に着目して、それぞれの具体的な調整方法に関する説明を行った。もちろん、スイッチング電源装置100の使用状況に関する他のパラメータ(出力電圧、スイッチング周波数、温度など)を変化させる場合についても上記と同様であり、スイッチング電源装置100の応答性と安定性を最適化するように、第1デジタル設定値Kslp及び第2デジタル設定値Kcsを調整すればよい。

<第2実施形態> 図7は、スイッチング電源装置100の第2実施形態を示すブロック図である。本実施形態は、先出の第1実施形態をベースとしつつ、第2電圧生成回路130、比較回路140、クロック発振回路150、及び、論理回路160に代えて、デジタル信号処理回路190を備えた点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図1と同一の符号を付すことで重複した説明を割愛し、以下では、第2実施形態の特徴部分について重点的な説明を行う。

デジタル信号処理回路190は、第1電圧V1、出力電流Ics、第1デジタル設定値Kslp(電圧スロープ係数に相当)、及び、第2デジタル設定値Kcs(電流スロープ係数に相当)の入力を受け付けてPWM信号S3を生成するプロセッサ(いわゆるDSP[digital signal processor])であり、その機能ブロックとして、A/D変換部191及び192と、PWMデューティ演算部193と、を含む。

A/D変換部191は、第1電圧V1をデジタル値D1に変換する。

A/D変換部192は、出力電流Icsをデジタル値D2に変換する。

PWMデューティ演算部193は、デジタル値D1及びD2、第1デジタル設定値Kslp、並びに、第2デジタル設定値Kcsに基づいて、PWM信号S3のデューティDUTYを演算する。

より具体的に述べると、PWMデューティ演算部193は、DUTY=D1/{(Kslp×Sslp+Kcs×Scs)×T}という算出式に基づいて、PWM信号S3のデューティDUTYを設定する。なお、上記の算出式において、D1は、第1電圧V1のデジタル値である。Sslpは、予め定められた電圧スロープの傾き(一定値)である。Scsは、スイッチング出力回路110に流れる出力電流Icsに応じて変化する電流スロープの傾きであり、デジタル値D2に応じた可変値となる。Kslpは、第1デジタル設定値Kslpのデータ値(電圧スロープ係数)である。Kcsは、第2デジタル設定値Kcsのデータ値(電流スロープ係数)である。Tは、スイッチング周期である。

このように、デジタル処理によって出力帰還制御を行う構成であれば、スイッチングノイズなどの影響を受けにくくなるので、出力電圧Voの精度を高めることが可能となる。

また、先の第1実施形態と同様、第1デジタル設定値Kslp及び第2デジタル設定値Kcsは、スイッチング電源装置100の使用状況(入力電圧、出力電圧、スイッチング周波数、負荷電流、ないしは、温度など)に応じて任意に調整される。従って、スイッチング電源装置100の使用状況に応じてスイッチング電源装置100の応答性と安定性を最適化することが可能となる。

<第3実施形態> 図8は、スイッチング電源装置100の第3実施形態を示すブロック図である。本実施形態は、先出の第2実施形態をベースとしつつ、さらに、第1電圧生成回路120をデジタル信号処理回路190に取り込んだ点に特徴を有している。

より具体的に述べると、デジタル信号処理回路190は、その機能ブロックとして、A/D変換部191の後段に、エラーアンプ部194と位相補償フィルタ部195を含む。エラーアンプ部194及び位相補償フィルタ部195は、それぞれ、エラーアンプ122及び位相補償フィルタ123をデジタル処理によって実装したものである。なお、本図の例では、出力電圧VoがA/D変換部191の入力ダイナミックレンジ内に収まっている場合を想定して帰還電圧生成部121が省略されている。

このように、出力帰還制御を完全にデジタル化すれば、先の第2実施形態よりもスイッチングノイズ等の影響を受けにくくなるので、出力電圧Voの精度をさらに高めることが可能となる。

<その他の変形例> なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、スイッチング電源装置全般(特に大電力を必要とする車載用電源ないしは産業機器用電源)に利用することが可能である。

100 スイッチング電源装置 110 スイッチング出力回路 120 第1電圧生成回路 121 帰還電圧生成部 122 エラーアンプ 123 位相補償フィルタ 130 第2電圧生成回路 131 スロープ発振部 132 電流検出部 133 加算部 140 比較回路 150 クロック発振回路 160 論理回路(RSフリップフロップ) 170 周波数特性調整回路 171 第1レジスタ部 172 第2レジスタ部 173 インタフェイス部 180 制御回路 190 デジタル信号処理回路 191、192 A/D変換部 193 PWMデューティ演算部 194 エラーアンプ部 195 位相補償フィルタ部 11 D/A変換部 12 オペアンプ 13a〜13c npn型バイポーラトランジスタ 14a〜14d pnp型バイポーラトランジスタ 15a、15b 抵抗 16 キャパシタ 17 スイッチ 21 I/V変換部 22 D/A変換部 23 オペアンプ 24 npn型バイポーラトランジスタ 25 抵抗 31、32 pnp型バイポーラトランジスタ 33 抵抗