技术领域
[0001] 本
发明涉及
电子电路技术领域，特别涉及一种高性能的锁相式数字频率合成装置。
背景技术
[0002] 随着现代电子科学技术的发展，频率合成技术的应用越来越广泛，对频率合成的要求也越来越高。频率合成技术已广泛的应用于雷达、电子对抗、通信、
数字电视、医疗设备、遥控遥测和电子测量仪器等领域。
[0003] 频率合成器是许多现代电子设备的心脏，在很大程度上能影响到设备的总体性能。例如，在雷达和通信等系统中，频率合成器既是发射机的激励
信号源，又是接收机的本地振荡源，直接关系到发射信号和接收信号的调制解调等；在电子对抗系统中，频率合成器既可用于
干扰信号器中，也可以用于频率侦测设备中，直接关系到电子对抗设备的总体性能；在电子测量仪器等设备中，频率合成器又可作为标准的信号源等。频率合成器的性能好坏直接关系到设备的总体性能指标。
[0004] 采用DDS技术可以实现μHz量级的频率
分辨率，但由于其输出频率较低，一般在1GHz以下,所以需要配合其他方式产生较宽频带的信号。通常可采用DDS
直接驱动锁相环方式，这种方式实现简单、成本较低。但由于DDS的杂散较差，经过锁相环倍频后会进一步恶化，而该恶化程度又无有效的方式抑制，所以DDS直接驱动锁相环方式是无法满足指标要求。如采用小数分频可实现Hz量级的频率步进，但小数分频也会产生较多的杂散信号，目前采用对小数分频产生的杂散信号进行调制，将该杂散信号功率调制到远端从而达到降低杂散的效果，但最终也无法满足低杂散指标要求。
发明内容
[0005] 本发明的目的旨在至少解决所述技术
缺陷之一。
[0006] 为此，本发明的目的在于提出一种高性能的锁相式数字频率合成装置。
[0007] 为了实现上述目的，本发明的
实施例提供一种高性能的锁相式数字频率合成装置，包括：晶振电路、DSP装置、DDS装置、
混频器、带通
滤波器、鉴相器、低通滤波装置、
放大器、压控
振荡器、双模前置
分频器、N分频器，其中，晶振电路的输出端的DDS装置的输入端连接，DSP装置的输出端与所述DDS装置的输入端连接，所述晶振电路的输出端与所述混频器的输入端连接，所述混频器的输出端与所述
带通滤波器的输入端连接，所述带通滤波器的输出端与所述鉴相器的输入端连接，所述鉴相器的输出端与所述低通滤波装置的输入端连接，所述低通滤波装置的输出端与放大器的输入端连接，所述放大器的输出端与压控振荡器的输入端连接，所述压控振荡器的输出端与所述双模前置分频器的输入端连接，所述双模前置分频器的输出端与N分频器的输入端连接，所述N分频器的输出端与所述鉴相器的输入端连接，其中，
[0008] 所述DDS装置包括：参考时钟源、第一
相位累加器、相位寄存器、第二相位累加器、相幅转换器、D/A转换器和低通滤波装置，其中，所述参考时钟源的输出端分别与所述D/A转换器和所述第一相位累加器连接，所述第一相位累加器的输出端与所述相位寄存器连接，所述相位寄存器与所述第二相位累加器连接，所述第二相位累加器对输出端与所述D/A转换器的输入端连接，所述述D/A转换器的输出端进一步与所述低通滤波装置的输入端连接，[0009] 其中，所述D/A转换器的数据输入端与
限幅转换器连接，所述D/A转换器的第一输出端与比较器的负向输入端连接，所述D/A转换器的第二输出端与比较器的正向输入端连接，所述比较器的输出端与所述低通滤波装置连接；
[0010] 其中，所述鉴相器、低通滤波装置、放大器、压控振动器、双模前置分频器和程序计数器构成锁相环。
[0011] 进一步，所述低通滤波装置包括：第一
电阻、第二电阻、第一电容、第二电容和
运算放大器，其中，所述第一电阻的一端与所述比较器的输出端连接，所述第一电阻的另一端与所述第二电阻的一端连接，所述第二电阻的另一端与所述运算放大器的正极端和所述第二电容的一端连接，所述第二电容的另一端接地，所述运算放大器的负极端与所述运算放大器的输出端连接，所述第一电阻的另一端进一步与第一电容的一端连接，所述第一电容的另一端与所述运算放大器的输出端连接。
[0012] 进一步，所述DSP装置采用型号TMS320C5402的DSP芯片。
[0013] 进一步，所述双模前置预分频器包括：高速分频器、第一减法计数器、第二减法计数器，所述高速分频器的输出端与所述第一减法计数器的输入端、第二减法计数器的输入端和与
门的两个输入端连接，所述第一减法计数器进一步与内部的数字鉴相器连接。
[0014] 进一步，所述压控振荡器包括：谐振回路和压控振荡电路，其中，所述谐振回路包括第一变容
二极管、第二
变容二极管、第三变容二极管和第四变容二极管、第一电感，第一变容二极管的反向端和第二变容二极管的反向端连接，第三变容二极管的反向端与第四变容二极管的反向端连接，所述第一电感并联在所述第一变容二极管和第二变容二极管之间、第三变容二极管和第四变容二极管之间，在所述第一电感的两端进一步连接所述压控振荡电路。
[0015] 进一步，所述压控振荡电路包括：第一
三极管的基极和发射级之间连接有电阻，第一三极管对发射级进一步与第二三极管的集
电极连接，第二三极管的基极与第三三极管的集电极连接，第三三极管的基极接偏置
电压，进一步连接第四三极管的基极，第四三极管和第五三极管的发射级共同通过电阻连接至第六三极管的集电极，所述第五三极管的集电极与第七三极管的基极，所述第七三极管的集电极与第八三极管的基极连接，第八三极管的发射级和第九三极管的发射级连接，第九三极管的集电极与第十三极管基极连接，所述第十三极管的发射级作为输出端与所述双模前置分频器连接。
[0016] 根据本发明实施例的高性能的锁相式数字频率合成装置，采用DDS+PLL频率合成器的设计方案，具有优秀的
相位噪声，微小频率步进，低杂散，宽
频率范围，频率扩展性强等特点。明采用PLL合成技术实现，具有频率高、快递、
频谱质量好的特点。并且，本发明的电路设计简单，易于实现小型化，适合应用在对性价比要求比较高的通信和测量设备中。本发明采用DDS技术，可以具有极宽的
覆盖频率，并且
稳定性和准确度高，频率切换快，
开关频率时，
波形连续、误差小且价格低，广泛应用于雷达、通信、遥控遥测、导航和仪器仪表等领域。
[0017] 本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
[0018] 本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
[0019] 图1为根据本发明实施例的高性能的锁相式数字频率合成装置的结构图；
[0020] 图2为根据本发明实施例的DDS装置的结构图；
[0021] 图3为根据本发明实施例的DSP装置的电路图；
[0022] 图4为根据本发明实施例的D/A转换器的电路图；
[0023] 图5为根据本发明实施例的低通滤波装置的电路图；
[0024] 图6为根据本发明实施例的带通滤波器的电路图；
[0025] 图7为根据本发明实施例的压控振荡
调谐电路的电路图；
[0026] 图8为根据本发明实施例的压控振荡器的电路图；
[0027] 图9为根据本发明实施例的双模前置分频器的电路图。
具体实施方式
[0028] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
[0029] 如图1所示，本发明实施例的高性能的锁相式数字频率合成装置，包括：晶振电路1、DSP装置2、DDS装置3、混频器4、带通滤波器5、鉴相器6、低通滤波装置、放大器8、压控振荡器9、双模前置分频器10、N分频器。
[0030] 晶振电路1的输出端的DDS装置3的输入端连接，DSP装置2的输出端与DDS装置3的输入端连接，晶振电路1的输出端与混频器4的输入端连接，混频器4的输出端与带通滤波器5的输入端连接，带通滤波器5的输出端与鉴相器6的输入端连接，鉴相器6的输出端与低通滤波装置的输入端连接，低通滤波装置的输出端与放大器8的输入端连接，放大器8的输出端与压控振荡器9的输入端连接，压控振荡器9的输出端与双模前置分频器10的输入端连接，双模前置分频器10的输出端与N分频器的输入端连接，N分频器的输出端与鉴相器6的输入端连接。
[0031] 具体的，如图5所示，低通滤波装置包括：第一电阻R1、第二电阻R2、第一电容C1、第二电容C2和运算放大器，其中，第一电阻R1的一端与比较器的输出端连接，第一电阻R1的另一端与第二电阻R2的一端连接，第二电阻R2的另一端与运算放大器的正极端和第二电容C2的一端连接，第二电容C2的另一端接地，运算放大器的负极端与运算放大器的输出端连接，第一电阻R1的另一端进一步与第一电容C1的一端连接，第一电容C1的另一端与运算放大器的输出端连接。
[0032] 图6为根据本发明实施例的带通滤波器的电路图。如图6所示，带通滤波器采用比较器，其中，比较器的负极输入端通过电容C1和电阻R1连接至混频器的输出端，正极输入端接地，比较器的输出端连接至鉴相器的输入端，比较器的负极输入端和输出端短接。
[0033] 在本发明的实施例中，参考图3所示，DSP装置2采用型号TMS320C5402的DSP芯片。
[0034] 如图2所示，DDS装置3包括：参考时钟源、第一相位累加器、相位寄存器、第二相位累加器、相幅转换器、D/A转换器和低通滤波装置，其中，参考时钟源的输出端分别与D/A转换器和第一相位累加器连接，第一相位累加器的输出端与相位寄存器连接，相位寄存器与第二相位累加器连接，第二相位累加器对输出端与D/A转换器的输入端连接，述D/A转换器的输出端进一步与低通滤波装置的输入端连接。
[0035] 需要说明的是，本发明选用DDS激励PLL方式，可以将DDS与PLL两种频率合成技术结合起来，数字与模拟合成方式同时工作，取长补短，以实现具有高分辨率和杂散较少的高速宽带频率合成。
[0036] DDS原理是利用正弦信号相位与幅值相对应的特性，使用数字电路的方式构建相位与幅值的关系表，通过离散相位值得到离散幅值数据，最后经过
数模转换重构模拟正弦信号的频率，其包含相位累加器、波形
存储器、
数模转换器以及滤波器等多个部分。
[0037] 本发明采用DDS混频分频驱动锁相环方式，这种方式在满足小步进的同时又实现了低杂散指标。通过将DDS产生的小步进信号通过混频搬移到所需要的频率再经分频后作为频率合成的参考信号。这样，DDS产生的小步进信号经处理后即可提高杂散抑制度，并可降低了相位噪声又保证了最终输出的频率步进。
[0038] 另外，由于DDS会产生大量的杂散，为了得到较好的杂散抑制性能，在混频后加带通滤波器5来抑制杂散分量。优选的，采用双调谐带通滤波器5，可以兼顾滤波器的复杂程度、DDS的参考频率、DDS的输出频率等因素，采用上述双调谐滤波器具有极陡的边带，和较小的带宽。
[0039] 如图4所示，D/A转换器的数据输入端与限幅转换器连接，D/A转换器的第一输出端与比较器的负向输入端连接，D/A转换器的第二输出端与比较器的正向输入端连接，比较器的输出端与低通滤波装置连接。其中，D/A转换器采用型号为DAC0830LCM的数模转换芯片。
[0040] 其中，鉴相器6、低通滤波装置、放大器8、压控振动器、双模前置分频器10和程序计数器11构成锁相环。
[0041] 具体的，如图9所示，双模前置预分频器包括：高速分频器91、第一减法计数器92、第二减法计数器93，高速分频器91的输出端与第一减法计数器92的输入端、第二减法计数器93的输入端和与门的两个输入端连接，第一减法计数器92进一步与内部的数字鉴相器PD连接。
[0042] 其中，双模前置预分频器采用前级的高速分频器对f0进行预分频，从而降低频率，然后再由第一减法计数器和第二减法计数器继续分频，得到一个参考频率相等的频率，然后送至内部的数字鉴相器PD，进行鉴相。此外，本发明采用吞咽脉冲计数法进行计数，使得分频系数连续可调。
[0043] 开始时双模前置分频器10用P+1分频比工作，吞脉冲计数器A的值计数减为0，此时总共输入了(P+1)×A个压控振荡器9脉冲。这时吞脉冲计数器A停止工作，程序计数器11N继续从(N-A)减法计数，双模前置分频器10用P分频比进行工作，程序计数器11A的值计数减为0时，此时共输入了P×(N-A)个压控振荡器9脉冲。这样在一个工作里分频比为M＝(P+1)×A+P×(N-A)＝NP+A。在工作过程中只有双模前置分频器10工作在高速状态，吞脉冲计数器与程序技术器都要比双模分频器速率低P倍，而且分频比也达到了NP+A，可得到更高的频率输出要求。
[0044] 压控振荡器9包括：谐振回路和压控振荡电路。
[0045] 具体的，如图7所示，谐振回路包括第一变容二极管、第二变容二极管、第三变容二极管和第四变容二极管、第一电感，第一变容二极管的反向端和第二变容二极管的反向端连接，第三变容二极管的反向端与第四变容二极管的反向端连接，第一电感并联在第一变容二极管和第二变容二极管之间、第三变容二极管和第四变容二极管之间，在第一电感的两端进一步连接压控振荡电路。
[0046] 该谐振回路工作电压5V，输出频率最高可达225MHz，输出频谱纯度高，通过采用变容二极管和电感组成的LC谐振槽路，可以控制变容二极管的偏置电压。通过将两个变容二极管背靠背连接，即对直流和调制信号来说，相当于并联连接，所处的偏置点和受调制状态一样；对应高频信号，相当于
串联，降低了每个变容二极管两端的电压幅度，减弱了高频电压的作用，防止高频电压幅度过大时，变容二极管导通对谐振回路的影响。
[0047] 如图8所示，压控振荡电路包括：第一三极管的基极和发射级之间连接有电阻，第一三极管对发射级进一步与第二三极管的集电极连接，第二三极管的基极与第三三极管的集电极连接，第三三极管的基极接偏置电压，进一步连接第四三极管的基极，第四三极管和第五三极管的发射级共同通过电阻连接至第六三极管的集电极，第五三极管的集电极与第七三极管的基极，第七三极管的集电极与第八三极管的基极连接，第八三极管的发射级和第九三极管的发射级连接，第九三极管的集电极与第十三极管基极连接，第十三极管的发射级作为输出端与双模前置分频器10连接。
[0048] 谐振回路从管脚10BIAS和管脚12TANK接入，与内部的Q7、Q4、Q5、D1、Q8，组成一个移相720°的正反馈正弦振荡电路，Q6的基极连接Q7的集
电极形成正反馈。利用压控振荡电路中的放大电路和自动增益控制电路(D1、Q6、Q7、Q8)，稳定输出频率的幅度。当振荡幅度增大时，Q8的基极电压增大，集电极
电流增大，输出幅度减小。如果振荡幅度减小，则恒流源Q8的电流减小，Q6和Q7的放大倍数增大，输出幅度增大。
[0049] 采用了本发明，在DDS与PLL直接环内混频中，取输出6GHz信号近端的相位噪声开始测试，得到其在频移10k Hz处输出的相位噪声为﹣114.92d Bc/Hz；采用双锁相环优化后，系统在频移10kHz处输出的相位噪声优于﹣126.38d Bc/Hz。
[0050] 本发明的高性能的锁相式数字频率合成装置的工作原理如下：由晶振电路提供高稳定度的
时钟信号，DSP装置发送控制指令，DDS装置根据该控制指令产生低频正弦信号，进而与晶振电路的参考源，输入至混频器4，由混频器4对参考源的时钟信号和低频正弦型进行混频，得到较高的参考频率，再经过带通滤波器5滤波后，滤波后信号进入锁相环节。即，滤波后信号发送至鉴相器，将混频后的参考频率经R次分频和系统最终输出的频率信号经N分频(先经过双模前置分频器10进行预分频)后进行比相，得到误差电压再经过有源
低通滤波器7，对压控振荡器进行调谐，输出满足系统要求的信号。
[0051] 根据本发明实施例的高性能的锁相式数字频率合成装置，采用DDS+PLL频率合成器的设计方案，具有优秀的相位噪声，微小频率步进，低杂散，宽频率范围，频率扩展性强等特点。明采用PLL合成技术实现，具有频率高、快递、频谱质量好的特点。并且，本发明的电路设计简单，易于实现小型化，适合应用在对性价比要求比较高的通信和测量设备中。本发明采用DDS技术，可以具有极宽的覆盖频率，并且稳定性和准确度高，频率切换快，开关频率时，波形连续、误差小且价格低，广泛应用于雷达、通信、遥控遥测、导航和仪器仪表等领域。
[0052] 在本
说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0053] 尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、
修改、替换和变型。本发明的范围由所附
权利要求及其等同限定。
