一种转换电路、显示面板以及显示装置
阅读：891发布：2024-01-09
专利汇可以提供一种转换电路、显示面板以及显示装置专利检索，专利查询，专利分析的服务。并且本 发明 实施例 提供了一种转换 电路 、 显示面板 以及显示装置。在显示面板的非显示区增加转换电路，转换电路的第一输入端和第二输入端分别接收驱动芯片通过相邻两根 信号 线输出的第一 输入信号 和第二输入信号，第一输出端和第二输出端分别输出第一 输出信号 和第二输出信号至移位寄存器电路。 开关 信号输入端接收不同开关 控制信号 ，以控制第一输出端选通其中一个输入端，第二输出端选通另一个输入端，以使驱动芯片的相邻两根信号线输出的第一输入信号和第二输入信号极性不同且极性交替切换的情况下，第一输出信号和第二输出信号的极性在任意时刻都各自保持一致。，下面是一种转换电路、显示面板以及显示装置专利的具体信息内容。
1.一种转换电路，其特征在于，
所述转换电路包括开关信号输入端、第一输入端和第二输入端、第一输出端和第二输出端；其中，
所述开关信号输入端接收开关控制信号；
所述第一输入端和所述第二输入端分别接收第一输入信号和第二输入信号；其中，所述第一输入信号与所述第二输入信号为极性不同，且极性交替切换的信号；
根据所述开关控制信号将所述第一输入端与所述第一输出端选通，并将所述第二输入端与所述第二输出端选通，或者，将所述第二输入端与所述第一输出端选通，并将所述第一输入端与所述第二输出端选通，
以使所述第一输出端输出的第一输出信号的极性在任意时刻保持一致，且所述第二输出端输出的第二输出信号的极性在任意时刻也保持一致。
2.如权利要求1所述的转换电路，其特征在于，所述转换电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；其中，所述第一晶体管与所述第三晶体管为同一种晶体管、所述第二晶体管与所述第四晶体管为另外一种晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极、所述第三晶体管的栅极和所述第四晶体管的栅极分别与所述开关信号输入端连接；
所述第一输入端连接所述第一晶体管的第一极和所述第二晶体管的第一极；
所述第二输入端连接所述第三晶体管的第一极和所述第四晶体管的第一极；
所述第一输出端连接所述第一晶体管的第二极和所述第四晶体管的第二极；
所述第二输出端连接所述第二晶体管的第二极和所述第三晶体管的第二极。
3.如权利要求1所述的转换电路，其特征在于，所述转换电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；其中，所述第一晶体管与所述第三晶体管为同一种晶体管、所述第二晶体管与所述第四晶体管为另外一种晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极、所述第三晶体管的栅极和所述第四晶体管的栅极分别与所述开关信号输入端连接；
所述第一输入端连接所述第一晶体管的第一极和所述第二晶体管的第一极；
所述第二输入端连接所述第三晶体管的第一极和所述第四晶体管的第一极；
所述第一输出端连接所述第一晶体管的第二极和所述第三晶体管的第二极；
所述第二输出端连接所述第二晶体管的第二极和所述第四晶体管的第二极。
4.如权利要求1所述的转换电路，其特征在于，所述转换电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；其中，所述第一晶体管与所述第四晶体管为同一种晶体管、所述第二晶体管与所述第三晶体管为另外一种晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极、所述第三晶体管的栅极和所述第四晶体管的栅极分别与所述开关信号输入端连接；
所述第一输入端连接所述第一晶体管的第一极和所述第二晶体管的第一极；
所述第二输入端连接所述第三晶体管的第一极和所述第四晶体管的第一极；
所述第一输出端连接所述第一晶体管的第二极和所述第四晶体管的第二极；
所述第二输出端连接所述第二晶体管的第二极和所述第三晶体管的第二极。
5.如权利要求3或4所述的转换电路，其特征在于，所述开关信号输入端包括第一开关信号输入端与第二开关信号输入端，所述第一开关信号输入端接收第一开关控制信号，所述第二开关信号输入端接收第二开关控制信号；其中，所述第一开关控制信号与所述第二开关控制信号的波形相反；
所述第一晶体管的栅极和所述第二晶体管的栅极与所述第一开关信号输入端连接，所述第三晶体管的栅极和所述第四晶体管的栅极与所述第二开关信号输入端连接。
6.如权利要求3或4所述的转换电路，其特征在于，所述转换电路还包括第一波形转换器；所述第一波形转换器的一端与所述开关信号输入端连接，所述第一波形转换器另一端与所述第三晶体管的栅极和所述第四晶体管的栅极连接；
所述第一波形转换器，用于将所述开关信号输入端接收到的开关控制信号的电平做反向处理后传输至所述第三晶体管的栅极和所述第四晶体管的栅极。
7.如权利要求2或3所述的转换电路，其特征在于，所述第一晶体管为NMOS管、所述第二晶体管为PMOS管、所述第三晶体管为NMOS管、所述第四晶体管为PMOS管，或者，所述第一晶体管为PMOS管、所述第二晶体管为NMOS管、所述第三晶体管为PMOS管、所述第四晶体管为NMOS管。
8.如权利要求4所述的转换电路，其特征在于，所述第一晶体管为NMOS管、所述第二晶体管为PMOS管、所述第三晶体管为PMOS管、所述第四晶体管为NMOS管，或者，所述第一晶体管为PMOS管、所述第二晶体管为NMOS管、所述第三晶体管为NMOS管、所述第四晶体管为PMOS管。
9.如权利要求2或4所述的转换电路，其特征在于，当所述开关信号输入端接收到的所述开关控制信号使所述第一晶体管和所述第三晶体管导通，且所述第二晶体管和所述第四晶体管截止时，所述第一输入端与所述第一输出端选通，且所述第二输入端与所述第二输出端选通，以使所述第一输出端输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端输出的第二输出信号的极性与所述第二输入信号的极性相同；或者，当所述开关信号输入端接收到的开关控制信号使所述第一晶体管和所述第三晶体管截止，且所述第二晶体管和所述第四晶体管导通时，
所述第二输入端与所述第一输出端选通，且所述第一输入端与所述第二输出端选通，以使所述第一输出端输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端输出的第二输出信号的极性与所述第一输入信号的极性相同。
10.如权利要求3所述的转换电路，其特征在于，当所述开关信号输入端接收到的所述开关控制信号使所述第一晶体管和所述第四晶体管导通，且所述第二晶体管和所述第三晶体管截止时，所述第一输入端与所述第一输出端选通，且所述第二输入端与所述第二输出端选通，以使所述第一输出端输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端输出的第二输出信号的极性与所述第二输入信号的极性相同；或者，当所述开关信号输入端接收到的开关控制信号使所述第一晶体管和所述第四晶体管截止，且所述第二晶体管和所述第三晶体管导通时，所述第二输入端与所述第一输出端选通，且所述第一输入端与所述第二输出端选通，以使所述第一输出端输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端输出的第二输出信号的极性与所述第一输入信号的极性相同；其中，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号。
11.如权利要求1所述的转换电路，其特征在于，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号；或者，第一输入信号为低电平信号、所述第二输入信号为高电平信号。
12.如权利要求2～4所述的转换电路，其特征在于，所述第一晶体管输入导通电平，所述第一输入信号与所述导通电平极性相反。
13.一种显示面板，其特征在于，所述显示面板的非显示区包括权利要求1～12中任一项所述的转换电路。
14.如权利要求13所述的显示面板，其特征在于，所述显示面板的非显示区还包括移位寄存器电路；
所述转换电路的第一输出端和第二输出端分别连接至所述移位寄存器电路，向所述移位寄存器电路提供第一输出信号和第二输出信号。
15.一种显示装置，其特征在于，包括权利要求13～14中任一项所述的显示面板；所述显示装置还包括柔性电路板，所述显示面板与柔性电路板电连接；其中，所述柔性电路板上绑定有驱动芯片，所述驱动芯片通过相邻的信号线分别输出所述第一输入信号至所述第一输入端和输出所述第二输入信号至所述第二输入端；所述驱动芯片还向所述转换电路的开关信号输入端输出开关控制信号。
一种转换电路、显示面板以及显示装置
【技术领域】
[0001] 本发明涉及显示面板技术领域，尤其涉及一种转换电路、显示面板以及显示装置。【背景技术】
[0002] 现有的显示面板(柔性显示面板或者液晶显示面板)大多采用COF(Chip On Film，覆晶薄膜)进行驱动，通过COF上的驱动电路(或者驱动芯片)输出驱动信号至显示面板的移位寄存器(Vertical Shift Register，VSR)电路，从而驱动显示面板工作。但是，由于COF上的驱动电路存在相邻两根信号线的驱动电压极性相反且压差较大的情况，当两根信号线保持恒定压差时，两根信号线之间存在电场效应，使得COF上的线路本身的金属会发生电化学解离，并沿电场方向移动，长时间工作在此状态下，解离的金属离子使两根信号线搭接，从而形成短路。【发明内容】
[0003] 有鉴于此，本发明实施例提供了一种转换电路、显示面板以及显示装置，用以解决现有技术中COF上驱动电路的两根相邻信号线因恒定输出极性相反信号，从而导致两根信号线的金属发生电化学解离形成短路的问题。
[0004] 一方面，本发明实施例提供了一种转换电路，包括：所述转换电路包括开关信号输入端、第一输入端和第二输入端、第一输出端和第二输出端；其中，所述开关信号输入端接收开关控制信号；所述第一输入端和所述第二输入端分别接收第一输入信号和第二输入信号；其中，所述第一输入信号与所述第二输入信号为极性不同，且极性交替切换的信号；根据所述开关控制信号将所述第一输入端与所述第一输出端选通，并将所述第二输入端与所述第二输出端选通，或者，将所述第二输入端与所述第一输出端选通，并将所述第一输入端与所述第二输出端选通，以使所述第一输出端输出的第一输出信号的极性在任意时刻保持一致，且所述第二输出端输出的第二输出信号的极性在任意时刻也保持一致。
[0005] 可选的，所述转换电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；其中，所述第一晶体管与所述第三晶体管为同一种晶体管、所述第二晶体管与所述第四晶体管为另外一种晶体管；所述第一晶体管的栅极、所述第二晶体管的栅极、所述第三晶体管的栅极和所述第四晶体管的栅极分别与所述开关信号输入端连接；所述第一输入端连接所述第一晶体管的第一极和所述第二晶体管的第一极；所述第二输入端连接所述第三晶体管的第一极和所述第四晶体管的第一极；所述第一输出端连接所述第一晶体管的第二极和所述第四晶体管的第二极；所述第二输出端连接所述第二晶体管的第二极和所述第三晶体管的第二极。
[0006] 可选的，所述转换电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；其中，所述第一晶体管与所述第三晶体管为同一种晶体管、所述第二晶体管与所述第四晶体管为另外一种晶体管；所述第一晶体管的栅极、所述第二晶体管的栅极、所述第三晶体管的栅极和所述第四晶体管的栅极分别与所述开关信号输入端连接；所述第一输入端连接所述第一晶体管的第一极和所述第二晶体管的第一极；所述第二输入端连接所述第三晶体管的第一极和所述第四晶体管的第一极；所述第一输出端连接所述第一晶体管的第二极和所述第三晶体管的第二极；所述第二输出端连接所述第二晶体管的第二极和所述第四晶体管的第二极。
[0007] 可选的，所述转换电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；其中，所述第一晶体管与所述第四晶体管为同一种晶体管、所述第二晶体管与所述第三晶体管为另外一种晶体管；所述第一晶体管的栅极、所述第二晶体管的栅极、所述第三晶体管的栅极和所述第四晶体管的栅极分别与所述开关信号输入端连接；所述第一输入端连接所述第一晶体管的第一极和所述第二晶体管的第一极；所述第二输入端连接所述第三晶体管的第一极和所述第四晶体管的第一极；所述第一输出端连接所述第一晶体管的第二极和所述第四晶体管的第二极；所述第二输出端连接所述第二晶体管的第二极和所述第三晶体管的第二极。
[0008] 可选的，所述开关信号输入端包括第一开关信号输入端与第二开关信号输入端，所述第一开关信号输入端接收第一开关控制信号，所述第二开关信号输入端接收第二开关控制信号；其中，所述第一开关控制信号与所述第二开关控制信号的波形相反；所述第一晶体管的栅极和所述第二晶体管的栅极与所述第一开关信号输入端连接，所述第三晶体管的栅极和所述第四晶体管的栅极与所述第二开关信号输入端连接。
[0009] 可选的，所述转换电路还包括第一波形转换器；所述第一波形转换器的一端与所述开关信号输入端连接，所述第一波形转换器另一端与所述第三晶体管的栅极和所述第四晶体管的栅极连接；所述第一波形转换器，用于将所述开关信号输入端接收到的开关控制信号的电平做反向处理后传输至所述第三晶体管的栅极和所述第四晶体管的栅极。
[0010] 可选的，所述第一晶体管为NMOS管、所述第二晶体管为PMOS管、所述第三晶体管为NMOS管、所述第四晶体管为PMOS管，或者，所述第一晶体管为PMOS管、所述第二晶体管为NMOS管、所述第三晶体管为PMOS管、所述第四晶体管为NMOS管。
[0011] 可选的，所述第一晶体管为NMOS管、所述第二晶体管为PMOS管、所述第三晶体管为PMOS管、所述第四晶体管为NMOS管，或者，所述第一晶体管为PMOS管、所述第二晶体管为NMOS管、所述第三晶体管为NMOS管、所述第四晶体管为PMOS管。
[0012] 可选的，当所述开关信号输入端接收到的所述开关控制信号使所述第一晶体管和所述第三晶体管导通，且所述第二晶体管和所述第四晶体管截止时，所述第一输入端与所述第一输出端选通，且所述第二输入端与所述第二输出端选通，以使所述第一输出端输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端输出的第二输出信号的极性与所述第二输入信号的极性相同；或者，当所述开关信号输入端接收到的开关控制信号使所述第一晶体管和所述第三晶体管截止，且所述第二晶体管和所述第四晶体管导通时，所述第二输入端与所述第一输出端选通，且所述第一输入端与所述第二输出端选通，以使所述第一输出端输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端输出的第二输出信号的极性与所述第一输入信号的极性相同。
[0013] 可选的，当所述开关信号输入端接收到的所述开关控制信号使所述第一晶体管和所述第四晶体管导通，且所述第二晶体管和所述第三晶体管截止时，所述第一输入端与所述第一输出端选通，且所述第二输入端与所述第二输出端选通，以使所述第一输出端输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端输出的第二输出信号的极性与所述第二输入信号的极性相同；或者，当所述开关信号输入端接收到的开关控制信号使所述第一晶体管和所述第四晶体管截止，且所述第二晶体管和所述第三晶体管导通时，所述第二输入端与所述第一输出端选通，且所述第一输入端与所述第二输出端选通，以使所述第一输出端输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端输出的第二输出信号的极性与所述第一输入信号的极性相同；其中，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号。
[0014] 可选的，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号；或者，第一输入信号为低电平信号、所述第二输入信号为高电平信号。
[0015] 可选的，所述第一晶体管输入导通电平，所述第一输入信号与所述导通电平极性相反。
[0016] 另一方面，本发明实施例还提供了一种显示面板，所述显示面板的非显示区包括上述转换电路。
[0017] 可选的，所述显示面板的非显示区还包括移位寄存器电路；
[0018] 所述转换电路的第一输出端和第二输出端分别连接至所述移位寄存器电路，向所述移位寄存器电路提供第一输出信号和第二输出信号。
[0019] 再一方面，本发明实施例还提供了一种显示装置，包括上述显示面板，所述显示装置还包括柔性电路板，所述显示面板与柔性电路板电连接；其中，所述柔性电路板上绑定有驱动芯片，所述驱动芯片通过相邻的信号线分别输出所述第一输入信号至所述第一输入端和输出所述第二输入信号至所述第二输入端；所述驱动芯片还向所述转换电路的开关信号输入端输出开关控制信号。
[0020] 与现有技术相比，本技术方案至少具有如下有益效果：
[0021] 根据本发明实施例提供的显示面板，在显示面板的非显示区增加转换电路，转换电路的第一输入端和第二输入端分别接收柔性电路板上驱动芯片通过相邻两根信号线输出的第一输入信号和第二输入信号，转换电路的第一输出端和第二输出端分别输出第一输出信号和第二输出信号至移位寄存器电路。转换电路的开关信号输入端接收驱动芯片输出的不同开关控制信号，以控制转换电路的第一输出端选通其中一个输入端，第二输出端选通另一个输入端，以使驱动芯片的相邻两根信号线输出的第一输入信号和第二输入信号极性不同且极性交替切换的情况下，第一输出信号和第二输出信号的极性在任意时刻都各自保持一致。由于驱动芯片的相邻两根信号线输出的第一输入信号和第二输入信号的极性不同且处于交替变换的状态，从而减弱了第一输入端和第二输入端由于恒定电压而形成电化学电离腐蚀，有效防止两根信号线之间发生短路问题。
[0022] 进一步，转换电路包括四个晶体管，采用不同晶体管(PMOS晶体管和NMOS晶体管)的排布方式和不同的电路连接方式，结合开关信号输入端接收到的不同开关控制信号以控制各个晶体管导通或截止，以实现在第一输入信号和第二输入信号极性不同且极性交替切换的情况下，第一输出信号和第二输出信号的极性在任意时刻都各自保持一致。【附图说明】
[0023] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0024] 图1是本发明实施例提供的一种显示装置的一个实施例的结构示意图；
[0025] 图2是本发明实施例提供的一种转换电路的一个实施例的结构示意图；
[0026] 图3是图2所示转换电路的各个端口的一种输入输出信号时序图；
[0027] 图4是图2所示转换电路的各个端口的另一种输入输出信号时序图；
[0028] 图5是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0029] 图6是图5所示转换电路的各个端口的一种输入输出信号时序图；
[0030] 图7是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0031] 图8是图7所示转换电路的各个端口的一种输入输出信号时序图；
[0032] 图9是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0033] 图10是图9所示转换电路的各个端口的一种输入输出信号时序图；
[0034] 图11是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0035] 图12是图11所示转换电路的各个端口的一种输入输出信号时序图；
[0036] 图13是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0037] 图14是图13所示转换电路的各个端口的一种输入输出信号时序图；
[0038] 图15是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0039] 图16是图15所示转换电路的各个端口的一种输入输出信号时序图；
[0040] 图17是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0041] 图18是图15所示转换电路的各个端口的一种输入输出信号时序图；
[0042] 图19是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0043] 图20是图19所示转换电路的各个端口的一种输入输出信号时序图；
[0044] 图21是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0045] 图22是图21所示转换电路的各个端口的一种输入输出信号时序图；
[0046] 图23是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0047] 图24是图23所示转换电路的各个端口的一种输入输出信号时序图；
[0048] 图25是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0049] 图26是图25所示转换电路的各个端口的一种输入输出信号时序图；
[0050] 图27是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0051] 图28是图27所示转换电路的各个端口的一种输入输出信号时序图；
[0052] 图29是本发明实施例提供的一种转换电路的另一个实施例的结构示意图；
[0053] 图30是图29所示转换电路的各个端口的一种输入输出信号时序图。【具体实施方式】
[0054] 为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。
[0055] 应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
[0056] 图1是本发明实施例提供的一种显示装置的一个实施例的结构示意图。
[0057] 参考图1，显示装置包括显示面板1和柔性电路板2，显示面板1和柔性电路板2之间电连接。所述显示面板1包括非显示区11和显示区12，在所述非显示区11内位于所述显示区12左右两侧分别设置有移位寄存器电路112a和移位寄存器电路112b。所述柔性电路板2上绑定有驱动芯片21，所述驱动芯片用于输出驱动信号至所述显示面板11上的移位寄存器电路112a和移位寄存器电路112b，并经由所述移位寄存器电路112a和移位寄存器电路112b以驱动所述显示区12内的扫描线电路和/或数据线电路(图1中未示出)。
[0058] 与现有技术不同的是，在本实施例中，所述显示面板1的非显示区11内还设置有转换电路111a和转换电路111b。
[0059] 所述转换电路111a具有第一输入端31a和第二输入端31b、第一输出端33a和第二输出端33b、开关信号输入端32a。其中，所述第一输入端31a和第二输入端31b用于接收第一输入信号和第二输入信号。本实施例中，所述第一输入信号和第二输入信号由所述驱动芯片21通过相邻的信号线分别输出。所述第一输出端33a和第二输出端33b分别连接至所述移位寄存器电路112a，向所述移位寄存器电路112a提供第一输出信号和第二输出信号。所述开关信号输入端32a接收由所述驱动芯片21输出的开关控制信号。
[0060] 所述转换电路111b具有第一输入端31c和第二输入端31d、第一输出端33c和第二输出端33d、开关信号输入端32b。其中，所述第一输入端31c和第二输入端31d用于接收第一输入信号和第二输入信号。本实施例中，所述第一输入信号和第二输入信号由所述驱动芯片21通过相邻的信号线分别输出。所述第一输出端33c和第二输出端33d分别连接至所述移位寄存器电路112b，向所述移位寄存器电路112b提供第一输出信号和第二输出信号。所述开关信号输入端32b接收由所述驱动芯片21输出的开关控制信号。
[0061] 本实施例中，两个转换电路的开关信号输入端和转换电路的开关信号输入端接收所述驱动芯片21输出的不同开关控制信号，以控制转换电路的第一输出端选通其中一个输入端，第二输出端选通另一个输入端，以使驱动芯片21的相邻两根信号线输出的第一输入信号和第二输入信号极性不同且极性交替切换的情况下，第一输出信号和第二输出信号的极性在任意时刻都各自保持一致。由于驱动芯片21的相邻两根信号线输出的第一输入信号和第二输入信号的极性不同且处于交替变换的状态，从而减弱了第一输入端和第二输入端由于恒定电压而形成电化学电离腐蚀，有效防止两根信号线之间发生短路问题。关于所述转换电路的具体电路结构将在下文的实施例中详细描述。
[0062] 下面结合具体实施例描述上述显示装置中转换电路的具体电路结构。在下面的各个具体实施例中，所述转换电路都包括四个晶体管，且从左往右依次为第一晶体管、第二晶体管、第三晶体管以及第四晶体管。所述第一晶体管、第二晶体管、第三晶体管以及第四晶体管可以采用全PMOS晶体管或者全NMOS晶体管或者PMOS晶体管和NMOS晶体管的不同排布方式和不同的电路连接方式，结合转换电路的开关信号输入端接收到的不同开关控制信号以控制各个晶体管导通或截止，以实现在第一输入信号和第二输入信号极性不同且极性交替切换的情况下，第一输出信号和第二输出信号的极性在任意时刻都各自保持一致。
[0063] 图2是本发明实施例提供的一种转换电路的一个实施例的结构示意图。图3是图2所示转换电路的各个端口的一种输入输出信号时序图。
[0064] 参考图2，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为NMOS晶体管21、PMOS晶体管22、PMOS晶体管23以及NMOS晶体管24。
[0065] 所述第一输入端251连接所述NMOS晶体管21的第一极211和所述PMOS晶体管22的第一极221。所述第二输入端252连接所述PMOS晶体管23的第一极231和所述NMOS晶体管24的第一极241。
[0066] 所述第一输出端261连接所述NMOS晶体管21的第二极212和所述NMOS晶体管24的第二极242。所述第二输出端262连接所述PMOS晶体管22的第二极222和所述PMOS晶体管23的第二极232。
[0067] 本实施例中，转换电路还包括第一波形转换器28。所述第一波形转换器28的一端与所述开关信号输入端27连接，所述第一波形转换器28另一端与所述PMOS晶体管23的栅极230和所述NMOS晶体管24的栅极240连接。所述第一波形转换器28用于将所述开关信号输入端27接收到的开关控制信号的电平做反向处理后传输至所述PMOS晶体管23的栅极230和所述NMOS晶体管24的栅极240。
[0068] 参考图3示出了图2所示的转换电路中的开关信号输入端27、第一输入端251、第二输入端252、第一输出端261以及第二输出端262的信号时序图。
[0069] 结合参考图2和图3，在T1时间段内，开关信号输入端27接收到的开关控制信号为高电平信号，在高电平信号的控制下，所述NMOS晶体管21和所述PMOS晶体管23导通，且所述PMOS晶体管22和所述NMOS晶体管24截止。因此，所述第一输入端251与所述第一输出端261选通，且所述第二输入端252与所述第二输出端262选通，以使所述第一输出端261输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端262输出的第二输出信号的极性与所述第二输入信号的极性相同。如图3所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为低电平信号，所述第二输出信号与所述第二输入信号的极性相同为高电平信号。
[0070] 在T2时间段内，开关信号输入端27接收到的开关控制信号为低电平信号，在低电平信号的控制下，所述NMOS晶体管21和所述PMOS晶体管23截止，且所述PMOS晶体管22和所述NMOS晶体管24导通。因此，所述第二输入端252与所述第一输出端261选通，且所述第一输入端251与所述第二输出端262选通，以使所述第一输出端261输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端262输出的第二输出信号的极性与所述第一输入信号的极性相同。如图3所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为低电平信号，所述第二输出信号与所述第一输入信号的极性相同为高电平信号。
[0071] 同理，在T3时间段内，开关信号输入端27、第一输入端251、第二输入端252、第一输出端261以及第二输出端262的信号波形与T1时间段内，开关信号输入端27、第一输入端251、第二输入端252、第一输出端261以及第二输出端262的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0072] 在T4时间段内，开关信号输入端27、第一输入端251、第二输入端252、第一输出端261以及第二输出端262的信号波形与T2时间段内，开关信号输入端27、第一输入端251、第二输入端252、第一输出端261以及第二输出端262的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0073] 可以看出，在T1时间段～T4时间段内，虽然第一输入端251和第二输入端252接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端261和第二输出端262输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为低电平信号，所述第二输出信号始终为高电平信号。
[0074] 图4是图2所示转换电路的各个端口的另一种输入输出信号时序图。
[0075] 与图3所示的输入输出信号时序图相比，图4的区别在于，所述开关信号输入端27在T1时间段～T4时间段内接收到的开关控制信号与图3所示的所述开关信号输入端27在T1时间段～T4时间段内接收到的开关控制信号正好相反。
[0076] 具体来说，结合参考图2和图4，在T1时间段内，开关信号输入端27接收到的开关控制信号为低电平信号，在低电平信号的控制下，所述NMOS晶体管21和所述PMOS晶体管23截止，且所述PMOS晶体管22和所述NMOS晶体管24导通。因此，所述第二输入端252与所述第一输出端261选通，且所述第一输入端251与所述第二输出端262选通，以使所述第一输出端261输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端262输出的第二输出信号的极性与所述第一输入信号的极性相同。如图4所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为高电平信号，所述第二输出信号与所述第一输入信号的极性相同为低电平信号。
[0077] 在T2时间段内，开关信号输入端27接收到的开关控制信号为高电平信号，在高电平信号的控制下，所述NMOS晶体管21和所述PMOS晶体管23导通，且所述PMOS晶体管22和所述NMOS晶体管24截止。因此，所述第一输入端251与所述第一输出端261选通，且所述第二输入端252与所述第二输出端262选通，以使所述第一输出端261输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端262输出的第二输出信号的极性与所述第二输入信号的极性相同。如图4所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为高电平信号，所述第二输出信号与所述第二输入信号的极性相同为低电平信号。
[0078] 同理，在T3时间段内，开关信号输入端27、第一输入端251、第二输入端252、第一输出端261以及第二输出端262的信号波形与T1时间段内，开关信号输入端27、第一输入端251、第二输入端252、第一输出端261以及第二输出端262的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0079] 在T4时间段内，开关信号输入端27、第一输入端251、第二输入端252、第一输出端261以及第二输出端262的信号波形与T2时间段内，开关信号输入端27、第一输入端251、第二输入端252、第一输出端261以及第二输出端262的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0080] 可以看出，在T1时间段～T4时间段内，虽然第一输入端251和第二输入端252接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端261和第二输出端262输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为低电平信号，所述第二输出信号始终为高电平信号。
[0081] 可以看出，在T1时间段～T4时间段内，虽然第一输入端251和第二输入端252接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端261和第二输出端262输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为高电平信号，所述第二输出信号始终为低电平信号。
[0082] 在现有工艺中，PMOS晶体管是低电平时导通，导通后若PMOS晶体管的第一极也接收低电平信号的话，会导致PMOS晶体管的电阻很大，当存在电流流过时将产生很大的压降。同理，NMOS晶体管是高电平时导通，导通后若NMOS晶体管的第一极也接收高电平信号的话，会导致NMOS晶体管的电阻很大，当存在电流流过时将产生很大的压降。
[0083] 因此，为了避免阻抗问题，当NMOS晶体管或PMOS晶体管输入导通电平时，所述第一输入信号与所述导通电平极性相反。即对于NMOS晶体管，导通电平为高电平信号，因此所述第一输入信号为低电平信号；对于PMOS晶体管，导通电平为低电平，因此所述第一输入信号为高电平信号。
[0084] 图5是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图6是图5所示转换电路的各个端口的一种输入输出信号时序图。
[0085] 参考图5，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为NMOS晶体管51、PMOS晶体管52、PMOS晶体管53以及NMOS晶体管54。
[0086] 与图2所示的转换电路不同的是，本实施例中，所述开关信号输入端包括第一开关信号输入端571与第二开关信号输入端572，所述第一开关信号输入端571接收第一开关控制信号，所述第二开关信号输入端572接收第二开关控制信号。其中，所述第一开关控制信号与所述第二开关控制信号的波形相反。所述NMOS晶体管51的栅极510和所述PMOS晶体管52的栅极520与所述第一开关信号输入端571连接，所述PMOS晶体管53的栅极530和所述NMOS晶体管54的栅极540与所述第二开关信号输入端572连接。
[0087] 所述第一输入端551连接所述NMOS晶体管51的第一极511和所述PMOS晶体管52的第一极521。所述第二输入端552连接所述PMOS晶体管53的第一极531和所述NMOS晶体管54的第一极541。
[0088] 所述第一输出端561连接所述NMOS晶体管51的第二极512和所述NMOS晶体管54的第二极542。所述第二输出端562连接所述PMOS晶体管52的第二极522和所述PMOS晶体管53的第二极532。
[0089] 参考图6示出了图5所示的转换电路中的第一开关信号输入端571、第二开关信号输入端572、第一输入端551、第二输入端552、第一输出端561以及第二输出端562的信号时序图。
[0090] 结合参考图5和图6，在T1时间段内，第一开关信号输入端571接收到的开关控制信号为高电平信号、第二开关信号输入端572接收到的开关控制信号为低电平信号。因此，所述NMOS晶体管51和所述PMOS晶体管53导通，且所述PMOS晶体管52和所述NMOS晶体管54截止。因此，所述第一输入端551与所述第一输出端561选通，且所述第二输入端552与所述第二输出端562选通，以使所述第一输出端561输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端562输出的第二输出信号的极性与所述第二输入信号的极性相同。如图6所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为低电平信号，所述第二输出信号与所述第二输入信号的极性相同为高电平信号。
[0091] 在T2时间段内，第一开关信号输入端571接收到的开关控制信号为低电平信号、第二开关信号输入端572接收到的开关控制信号为高电平信号。因此，所述NMOS晶体管51和所述PMOS晶体管53截止，且所述PMOS晶体管52和所述NMOS晶体管54导通。因此，所述第二输入端552与所述第一输出端561选通，且所述第一输入端551与所述第二输出端562选通，以使所述第一输出端561输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端562输出的第二输出信号的极性与所述第一输入信号的极性相同。如图6所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为低电平信号，所述第二输出信号与所述第一输入信号的极性相同为高电平信号。
[0092] 同理，在T3时间段内，第一开关信号输入端571、第二开关信号输入端572、第一输入端551、第二输入端552、第一输出端561以及第二输出端562的信号波形与T1时间段内，第一开关信号输入端571、第二开关信号输入端572、第一输入端551、第二输入端552、第一输出端561以及第二输出端562的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0093] 在T4时间段内，第一开关信号输入端571、第二开关信号输入端572、第一输入端551、第二输入端552、第一输出端561以及第二输出端562的信号波形与T2时间段内，第一开关信号输入端571、第二开关信号输入端572、第一输入端551、第二输入端552、第一输出端
561以及第二输出端562的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
561以及第二输出端562的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0094] 可以看出，在T1时间段～T4时间段内，虽然第一输入端551和第二输入端552接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端561和第二输出端562输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为低电平信号，所述第二输出信号始终为高电平信号。
[0095] 图7是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图8是图7所示转换电路的各个端口的一种输入输出信号时序图。
[0096] 参考图7，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为NMOS晶体管71、PMOS晶体管72、PMOS晶体管73以及NMOS晶体管74。
[0097] 所述NMOS晶体管71的栅极710、所述PMOS晶体管72的栅极720、所述PMOS晶体管73的栅极730和所述NMOS晶体管74的栅极740分别与所述开关信号输入端77连接。
[0098] 所述第一输入端751连接所述NMOS晶体管71的第一极711和所述PMOS晶体管72的第一极721。所述第二输入端752连接所述PMOS晶体管73的第一极731和所述NMOS晶体管74的第一极741。
[0099] 所述第一输出端761连接所述NMOS晶体管71的第二极712和所述PMOS晶体管73的第二极732。所述第二输出端762连接所述PMOS晶体管72的第二极722和所述NMOS晶体管74的第二极742。
[0100] 参考图8示出了图7所示的转换电路中的开关信号输入端77、第一输入端751、第二输入端752、第一输出端761以及第二输出端762的信号时序图。
[0101] 结合参考图7和图8，在T1时间段内，开关信号输入端27接收到的开关控制信号为高电平信号，在高电平信号的控制下，所述NMOS晶体管71和所述NMOS晶体管74导通，且所述PMOS晶体管72和所述PMOS晶体管73截止。因此，所述第一输入端751与所述第一输出端761选通，且所述第二输入端752与所述第二输出端762选通，以使所述第一输出端761输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端762输出的第二输出信号的极性与所述第二输入信号的极性相同。如图8所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为低电平信号，所述第二输出信号与所述第二输入信号的极性相同为高电平信号。
[0102] 在T2时间段内，开关信号输入端77接收到的开关控制信号为低电平信号，在低电平信号的控制下，所述NMOS晶体管71和所述NMOS晶体管74截止，且所述PMOS晶体管72和所述PMOS晶体管73导通。因此，所述第二输入端752与所述第一输出端761选通，且所述第一输入端751与所述第二输出端762选通，以使所述第一输出端761输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端762输出的第二输出信号的极性与所述第一输入信号的极性相同。如图8所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为低电平信号，所述第二输出信号与所述第一输入信号的极性相同为高电平信号。
[0103] 同理，在T3时间段内，开关信号输入端77、第一输入端751、第二输入端752、第一输出端761以及第二输出端762的信号波形与T1时间段内，开关信号输入端77、第一输入端751、第二输入端752、第一输出端761以及第二输出端762的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0104] 在T4时间段内，开关信号输入端77、第一输入端751、第二输入端752、第一输出端761以及第二输出端762的信号波形与T2时间段内，开关信号输入端77、第一输入端751、第二输入端752、第一输出端761以及第二输出端762的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0105] 可以看出，在T1时间段～T4时间段内，虽然第一输入端751和第二输入端752接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端761和第二输出端762输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为低电平信号，所述第二输出信号始终为高电平信号。
[0106] 图9是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图10是图9所示转换电路的各个端口的一种输入输出信号时序图。
[0107] 参考图9，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为PMOS晶体管91、NMOS晶体管92、NMOS晶体管93以及PMOS晶体管94。所述PMOS晶体管91的栅极910、所述NMOS晶体管92的栅极920、所述NMOS晶体管93的栅极930和所述PMOS晶体管94的栅极940分别与开关信号输入端97连接。
[0108] 所述第一输入端951连接所述PMOS晶体管91的第一极911和所述NMOS晶体管92的第一极921。所述第二输入端952连接所述NMOS晶体管93的第一极931和所述PMOS晶体管94的第一极941。
[0109] 所述第一输出端961连接所述PMOS晶体管91的第二极912和所述PMOS晶体管94的第二极942。所述第二输出端962连接所述NMOS晶体管92的第二极922和所述NMOS晶体管93的第二极932。
[0110] 本实施例中，转换电路还包括第一波形转换器98。所述第一波形转换器98的一端与所述开关信号输入端97连接，所述第一波形转换器98另一端与所述NMOS晶体管93的栅极230和所述PMOS晶体管94的栅极940连接。所述第一波形转换器98用于将所述开关信号输入端97接收到的开关控制信号的电平做反向处理后传输至所述NMOS晶体管93的栅极930和所述NMOS晶体管94的栅极940。
[0111] 参考图10示出了图9所示的转换电路中的开关信号输入端97、第一输入端951、第二输入端952、第一输出端961以及第二输出端962的信号时序图。
[0112] 结合参考图9和图10，在T1时间段内，开关信号输入端97接收到的开关控制信号为高电平信号，在高电平信号的控制下，所述NMOS晶体管92和所述PMOS晶体管94导通，且所述PMOS晶体管91和所述NMOS晶体管93截止。因此，所述第一输入端951与所述第二输出端962选通，且所述第二输入端952与所述第一输出端962选通，以使所述第一输出端961输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端962输出的第二输出信号的极性与所述第一输入信号的极性相同。如图10所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为高电平信号，所述第二输出信号与所述第一输入信号的极性相同为低电平信号。
[0113] 在T2时间段内，开关信号输入端97接收到的开关控制信号为低电平信号，在低电平信号的控制下，所述NMOS晶体管92和所述PMOS晶体管94截止，且所述PMOS晶体管91和所述NMOS晶体管93导通。因此，所述第二输入端952与所述第二输出端962选通，且所述第一输入端951与所述第一输出端961选通，以使所述第一输出端961输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端962输出的第二输出信号的极性与所述第二输入信号的极性相同。如图10所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为高电平信号，所述第二输出信号与所述第二输入信号的极性相同为低电平信号。
[0114] 同理，在T3时间段内，开关信号输入端97、第一输入端951、第二输入端952、第一输出端961以及第二输出端962的信号波形与T1时间段内，开关信号输入端97、第一输入端951、第二输入端952、第一输出端961以及第二输出端962的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0115] 在T4时间段内，开关信号输入端97、第一输入端951、第二输入端952、第一输出端961以及第二输出端962的信号波形与T2时间段内，开关信号输入端97、第一输入端951、第二输入端952、第一输出端961以及第二输出端962的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0116] 可以看出，在T1时间段～T4时间段内，虽然第一输入端951和第二输入端952接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端961和第二输出端962输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为高电平信号，所述第二输出信号始终为低电平信号。
[0117] 图11是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图12是图11所示转换电路的各个端口的一种输入输出信号时序图。
[0118] 参考图11，转换电路的转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为PMOS晶体管111、NMOS晶体管112、NMOS晶体管113以及PMOS晶体管114。
[0119] 与图9所示的转换电路不同的是，本实施例中，所述开关信号输入端包括第一开关信号输入端1171与第二开关信号输入端1172，所述第一开关信号输入端1171接收第一开关控制信号，所述第二开关信号输入端1172接收第二开关控制信号。其中，所述第一开关控制信号与所述第二开关控制信号的波形相反。所述PMOS晶体管111的栅极1110和NMOS晶体管112的栅极1120与所述第一开关信号输入端1171连接，所述NMOS晶体管113的栅极1130和所述PMOS晶体管114的栅极1140与所述第二开关信号输入端1172连接。
[0120] 所述第一输入端1151连接所述PMOS晶体管111的第一极1111和所述NMOS晶体管112的第一极1121。所述第二输入端1152连接所述NMOS晶体管113的第一极1131和所述PMOS晶体管114的第一极1141。
[0121] 所述第一输出端1161连接所述PMOS晶体管111的第二极1112和所述PMOS晶体管114的第二极1142。所述第二输出端1162连接所述NMOS晶体管112的第二极1122和所述NMOS晶体管113的第二极1132。
[0122] 参考图12示出了图11所示的转换电路中的第一开关信号输入端1171、第二开关信号输入端1172、第一输入端1151、第二输入端1152、第一输出端1161以及第二输出端1162的信号时序图。
[0123] 结合参考图11和图12，在T1时间段内，第一开关信号输入端1171接收到的开关控制信号为高电平信号、第二开关信号输入端1172接收到的开关控制信号为低电平信号。因此，所述PMOS晶体管111和所述NMOS晶体管113截止，且所述NMOS晶体管112和所述PMOS晶体管114导通。因此，所述第一输入端1151与所述第二输出端1162选通，且所述第二输入端1152与所述第一输出端1161选通，以使所述第一输出端1161输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端1162输出的第二输出信号的极性与所述第一输入信号的极性相同。如图12所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为高电平信号，所述第二输出信号与所述第一输入信号的极性相同为低电平信号。
[0124] 在T2时间段内，第一开关信号输入端1171接收到的开关控制信号为低电平信号、第二开关信号输入端1172接收到的开关控制信号为高电平信号。因此，所述PMOS晶体管111和所述NMOS晶体管113导通，且所述NMOS晶体管112和所述PMOS晶体管114截止。因此，所述第二输入端1152与所述第二输出端1162选通，且所述第一输入端1151与所述第一输出端1161选通，以使所述第一输出端1161输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端1162输出的第二输出信号的极性与所述第二输入信号的极性相同。如图12所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为高电平信号，所述第二输出信号与所述第二输入信号的极性相同为低电平信号。
[0125] 同理，在T3时间段内，第一开关信号输入端1171、第二开关信号输入端1172、第一输入端1151、第二输入端1152、第一输出端1161以及第二输出端1162的信号波形与T1时间段内，第一开关信号输入端1171、第二开关信号输入端1172、第一输入端1151、第二输入端1152、第一输出端1161以及第二输出端1162的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0126] 在T4时间段内，第一开关信号输入端1171、第二开关信号输入端1172、第一输入端1151、第二输入端1152、第一输出端1161以及第二输出端1162的信号波形与T2时间段内，第一开关信号输入端1171、第二开关信号输入端1172、第一输入端1151、第二输入端1152、第一输出端1161以及第二输出端1162的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0127] 可以看出，在T1时间段～T4时间段内，虽然第一输入端1151和第二输入端1152接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端1161和第二输出端1162输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为高电平信号，所述第二输出信号始终为低电平信号。
[0128] 图13是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图14是图13所示转换电路的各个端口的一种输入输出信号时序图。
[0129] 参考图13，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为PMOS晶体管131、NMOS晶体管132、NMOS晶体管133以及PMOS晶体管134。
[0130] 所述PMOS晶体管131的栅极1310、NMOS晶体管132的栅极1320、NMOS晶体管133的栅极1330以及PMOS晶体管134的栅极1340分别与所述开关信号输入端137连接。
[0131] 所述第一输入端1351连接所述PMOS晶体管131的第一极1311和所述NMOS晶体管132的第一极1321。所述第二输入端132连接所述NMOS晶体管133的第一极1331和所述PMOS晶体管134的第一极1341。
[0132] 所述第一输出端1361连接所述PMOS晶体管131的第二极1312和所述NMOS晶体管133的第二极1332。所述第二输出端1362连接所述NMOS晶体管132的第二极1322和所述PMOS晶体管134的第二极1342。
[0133] 参考图14示出了图13所示的转换电路中的开关信号输入端137、第一输入端1351、第二输入端1352、第一输出端1361以及第二输出端1362的信号时序图。
[0134] 结合参考图13和图14，在T1时间段内，开关信号输入端137接收到的开关控制信号为高电平信号，在高电平信号的控制下，所述NMOS晶体管132和所述NMOS晶体管133导通，且所述PMOS晶体管131和所述PMOS晶体管134截止。因此，所述第一输入端1351与所述第二输出端1362选通，且所述第二输入端1352与所述第一输出端1361选通，以使所述第一输出端1361输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端1362输出的第二输出信号的极性与所述第一输入信号的极性相同。如图14所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为高电平信号，所述第二输出信号与所述第一输入信号的极性相同为低电平信号。
[0135] 在T2时间段内，开关信号输入端137接收到的开关控制信号为低电平信号，在低电平信号的控制下，所述NMOS晶体管132和所述NMOS晶体管133截止，且所述PMOS晶体管131和所述PMOS晶体管134导通。因此，所述第二输入端1352与所述第二输出端1362选通，且所述第一输入端1351与所述第一输出端1361选通，以使所述第一输出端1361输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端1362输出的第二输出信号的极性与所述第二输入信号的极性相同。如图14所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为高电平信号，所述第二输出信号与所述第二输入信号的极性相同为低电平信号。
[0136] 同理，在T3时间段内，开关信号输入端137、第一输入端1351、第二输入端1352、第一输出端1361以及第二输出端1362的信号波形与T1时间段内，开关信号输入端137、第一输入端1351、第二输入端1352、第一输出端1361以及第二输出端1362的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0137] 在T4时间段内，开关信号输入端137、第一输入端1351、第二输入端1352、第一输出端1361以及第二输出端1362的信号波形与T2时间段内，开关信号输入端137、第一输入端1351、第二输入端1352、第一输出端1361以及第二输出端1362的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0138] 可以看出，在T1时间段～T4时间段内，虽然第一输入端1351和第二输入端1352接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端1361和第二输出端1362输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为低电平信号，所述第二输出信号始终为高电平信号。
[0139] 图15是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图16是图15所示转换电路的各个端口的一种输入输出信号时序图。
[0140] 参考图15，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为NMOS晶体管151、PMOS晶体管152、NMOS晶体管153以及PMOS晶体管154。所述NMOS晶体管151的栅极1510、所述PMOS晶体管152的栅极1520、所述NMOS晶体管153的栅极1530和所述PMOS晶体管154的栅极1540分别与开关信号输入端157连接。
[0141] 所述第一输入端1551连接所述NMOS晶体管151的第一极1511和所述PMOS晶体管152的第一极1521。所述第二输入端1552连接所述NMOS晶体管153的第一极1531和所述PMOS晶体管154的第一极1541。
[0142] 所述第一输出端1561连接所述NMOS晶体管151的第二极1512和所述PMOS晶体管154的第二极1542。所述第二输出端1562连接所述PMOS晶体管152的第二极1522和所述NMOS晶体管153的第二极1532。
[0143] 参考图16示出了图15所示的转换电路中的开关信号输入端157、第一输入端1551、第二输入端1552、第一输出端1561以及第二输出端1562的信号时序图。
[0144] 结合参考图15和图16，在T1时间段内，开关信号输入端157接收到的开关控制信号为高电平信号，在高电平信号的控制下，所述NMOS晶体管151和所述NMOS晶体管153导通，且所述PMOS晶体管152和所述PMOS晶体管154截止。因此，所述第一输入端1551与所述第一输出端1561选通，且所述第二输入端1552与所述第二输出端1562选通，以使所述第一输出端1561输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端1562输出的第二输出信号的极性与所述第二输入信号的极性相同。如图16所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为低电平信号，所述第二输出信号与所述第二输入信号的极性相同为高电平信号。
[0145] 在T2时间段内，开关信号输入端157接收到的开关控制信号为低电平信号，在低电平信号的控制下，所述NMOS晶体管151和所述NMOS晶体管153截止，且所述PMOS晶体管152和所述PMOS晶体管154导通。因此，所述第二输入端1552与所述第一输出端1561选通，且所述第一输入端1551与所述第二输出端1562选通，以使所述第一输出端1561输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端1562输出的第二输出信号的极性与所述第一输入信号的极性相同。如图16所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为低电平信号，所述第二输出信号与所述第一输入信号的极性相同为高电平信号。
[0146] 同理，在T3时间段内，开关信号输入端157、第一输入端1551、第二输入端1552、第一输出端1561以及第二输出端1562的信号波形与T1时间段内，开关信号输入端157、第一输入端1551、第二输入端1552、第一输出端1561以及第二输出端1562的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0147] 在T4时间段内，开关信号输入端157、第一输入端1551、第二输入端1552、第一输出端1561以及第二输出端1562的信号波形与T2时间段内，开关信号输入端157、第一输入端1551、第二输入端1552、第一输出端1561以及第二输出端1562的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0148] 可以看出，在T1时间段～T4时间段内，虽然第一输入端1551和第二输入端1552接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端1561和第二输出端1562输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为低电平信号，所述第二输出信号始终为高电平信号。
[0149] 图17是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图18是图17所示转换电路的各个端口的一种输入输出信号时序图。
[0150] 参考图17，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为NMOS晶体管171、PMOS晶体管172、NMOS晶体管173以及PMOS晶体管174。
[0151] 所述第一输入端1751连接所述NMOS晶体管171的第一极1711和所述PMOS晶体管172的第一极1721。所述第二输入端1752连接所述NMOS晶体管173的第一极1731和所述PMOS晶体管174的第一极1741。
[0152] 所述第一输出端1761连接所述NMOS晶体管171的第二极1712和所述NMOS晶体管173的第二极1732。所述第二输出端1762连接所述PMOS晶体管172的第二极1722和所述PMOS晶体管173的第二极1732。
[0153] 本实施例中，转换电路还包括第一波形转换器178。所述第一波形转换器178的一端与所述开关信号输入端177连接，所述第一波形转换器178另一端与所述NMOS晶体管173的栅极1730和所述PMOS晶体管174的栅极1740连接。所述第一波形转换器178用于将所述开关信号输入端177接收到的开关控制信号的电平做反向处理后传输至所述NMOS晶体管173的栅极1730和所述PMOS晶体管174的栅极1740。
[0154] 参考图18示出了图17所示的转换电路中的开关信号输入端177、第一输入端1751、第二输入端1752、第一输出端1761以及第二输出端1762的信号时序图。
[0155] 结合参考图17和图18，在T1时间段内，开关信号输入端177接收到的开关控制信号为高电平信号，在高电平信号的控制下，所述NMOS晶体管171和所述PMOS晶体管174导通，且所述PMOS晶体管172和所述NMOS晶体管173截止。因此，所述第一输入端1751与所述第一输出端1761选通，且所述第二输入端1752与所述第二输出端1762选通，以使所述第一输出端1761输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端1762输出的第二输出信号的极性与所述第二输入信号的极性相同。如图18所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为低电平信号，所述第二输出信号与所述第二输入信号的极性相同为高电平信号。
[0156] 在T2时间段内，开关信号输入端177接收到的开关控制信号为低电平信号，在低电平信号的控制下，所述NMOS晶体管171和所述PMOS晶体管174截止，且所述PMOS晶体管172和所述NMOS晶体管173导通。因此，所述第二输入端1752与所述第一输出端1761选通，且所述第一输入端1751与所述第二输出端1762选通，以使所述第一输出端1761输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端1762输出的第二输出信号的极性与所述第一输入信号的极性相同。如图18所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为低电平信号，所述第二输出信号与所述第一输入信号的极性相同为高电平信号。
[0157] 同理，在T3时间段内，开关信号输入端177、第一输入端1751、第二输入端1752、第一输出端1761以及第二输出端1762的信号波形与T1时间段内，开关信号输入端177、第一输入端1751、第二输入端1752、第一输出端1761以及第二输出端1762的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0158] 在T4时间段内，开关信号输入端177、第一输入端1751、第二输入端1752、第一输出端1761以及第二输出端1762的信号波形与T2时间段内，开关信号输入端177、第一输入端1751、第二输入端1752、第一输出端1761以及第二输出端1762的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0159] 可以看出，在T1时间段～T4时间段内，虽然第一输入端1751和第二输入端1752接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端1761和第二输出端1762输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为低电平信号，所述第二输出信号始终为高电平信号。
[0160] 图19是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图20是图19所示转换电路的各个端口的一种输入输出信号时序图。
[0161] 参考图19，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为NMOS晶体管191、PMOS晶体管192、NMOS晶体管193以及PMOS晶体管194。
[0162] 所述开关信号输入端包括第一开关信号输入端1971与第二开关信号输入端1972，所述第一开关信号输入端1971接收第一开关控制信号，所述第二开关信号输入端1972接收第二开关控制信号。其中，所述第一开关控制信号与所述第二开关控制信号的波形相反。所述NMOS晶体管191的栅极1910和所述PMOS晶体管192的栅极1920分别与所述第一开关信号输入端1971连接，所述NMOS晶体管193的栅极1930和所述PMOS晶体管194的栅极1940分别与所述第二开关信号输入端1972连接。
[0163] 所述第一输入端1951连接所述NMOS晶体管191的第一极1911和所述PMOS晶体管192的第一极1921。所述第二输入端1952连接所述NMOS晶体管193的第一极1931和所述PMOS晶体管194的第一极1941。
[0164] 所述第一输出端1961连接所述NMOS晶体管191的第二极1912和所述NMOS晶体管193的第二极1932。所述第二输出端1962连接所述PMOS晶体管192的第二极1922和所述PMOS晶体管194的第二极1942。
[0165] 参考图20示出了图19所示的转换电路中的第一开关信号输入端1971、第二开关信号输入端1972、第一输入端1951、第二输入端1952、第一输出端1961以及第二输出端1962的信号时序图。
[0166] 结合参考图19和图20，在T1时间段内，第一开关信号输入端1971接收到的开关控制信号为高电平信号、第二开关信号输入端1972接收到的开关控制信号为低电平信号。因此，所述NMOS晶体管191和所述PMOS晶体管194导通，且所述PMOS晶体管192和所述NMOS晶体管193截止。因此，所述第一输入端1951与所述第一输出端1961选通，且所述第二输入端1952与所述第二输出端1962选通，以使所述第一输出端1961输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端1962输出的第二输出信号的极性与所述第二输入信号的极性相同。如图20所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为低电平信号，所述第二输出信号与所述第二输入信号的极性相同为高电平信号。
[0167] 在T2时间段内，第一开关信号输入端1971接收到的开关控制信号为低电平信号、第二开关信号输入端1972接收到的开关控制信号为高电平信号。因此，所述NMOS晶体管191和所述PMOS晶体管194截止，且所述PMOS晶体管192和所述NMOS晶体管193导通。因此，所述第二输入端1952与所述第一输出端1961选通，且所述第一输入端1951与所述第二输出端1962选通，以使所述第一输出端1961输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端1962输出的第二输出信号的极性与所述第一输入信号的极性相同。如图20所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为低电平信号，所述第二输出信号与所述第一输入信号的极性相同为高电平信号。
[0168] 同理，在T3时间段内，第一开关信号输入端1971、第二开关信号输入端1972、第一输入端1951、第二输入端1952、第一输出端1961以及第二输出端1962的信号波形与T1时间段内，第一开关信号输入端1971、第二开关信号输入端1972、第一输入端1951、第二输入端1952、第一输出端1961以及第二输出端1962的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0169] 在T4时间段内，第一开关信号输入端1971、第二开关信号输入端1972、第一输入端1951、第二输入端1952、第一输出端1961以及第二输出端1962的信号波形与T2时间段内，第一开关信号输入端1971、第二开关信号输入端1972、第一输入端1951、第二输入端1952、第一输出端1961以及第二输出端1962的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0170] 可以看出，在T1时间段～T4时间段内，虽然第一输入端1951和第二输入端1952接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端1961和第二输出端1962输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为低电平信号，所述第二输出信号始终为高电平信号。
[0171] 图21是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图22是图21所示转换电路的各个端口的一种输入输出信号时序图。
[0172] 参考图21，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为PMOS晶体管211、NMOS晶体管212、PMOS晶体管213以及NMOS晶体管214。所述PMOS晶体管211的栅极2110、所述NMOS晶体管2152的栅极2120、所述PMOS晶体管213的栅极2130和所述NMOS晶体管214的栅极2140分别与开关信号输入端217连接。
[0173] 所述第一输入端2151连接所述PMOS晶体管211的第一极2111和所述NMOS晶体管212的第一极2121。所述第二输入端2152连接所述PMOS晶体管2153的第一极2131和所述NMOS晶体管214的第一极2141。
[0174] 所述第一输出端2161连接所述PMOS晶体管211的第二极2112和所述NMOS晶体管214的第二极2142。所述第二输出端2162连接所述PMOS晶体管212的第二极2122和所述NMOS晶体管213的第二极2132。
[0175] 参考图22示出了图21所示的转换电路中的开关信号输入端217、第一输入端2151、第二输入端2152、第一输出端2161以及第二输出端2162的信号时序图。
[0176] 结合图21和图22，在T1时间段内，开关信号输入端217接收到的开关控制信号为高电平信号，在高电平信号的控制下，所述NMOS晶体管212和所述NMOS晶体管214导通，且所述PMOS晶体管211和所述PMOS晶体管213截止。因此，所述第一输入端2151与所述第二输出端2161选通，且所述第二输入端2152与所述第一输出端2161选通，以使所述第一输出端2161输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端2162输出的第二输出信号的极性与所述第一输入信号的极性相同。如图22所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为高电平信号，所述第二输出信号与所述第一输入信号的极性相同为低电平信号。
[0177] 在T2时间段内，开关信号输入端217接收到的开关控制信号为低电平信号，在低电平信号的控制下，所述NMOS晶体管212和所述NMOS晶体管214截止，且所述PMOS晶体管211和所述PMOS晶体管213导通。因此，所述第一输入端2151与所述第一输出端2161选通，且所述第二输入端2152与所述第二输出端2162选通，以使所述第一输出端2161输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端2162输出的第二输出信号的极性与所述第二输入信号的极性相同。如图22所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为高电平信号，所述第二输出信号与所述第二输入信号的极性相同为低电平信号。
[0178] 同理，在T3时间段内，开关信号输入端217、第一输入端2151、第二输入端2152、第一输出端2161以及第二输出端2162的信号波形与T1时间段内，开关信号输入端217、第一输入端2151、第二输入端2152、第一输出端2161以及第二输出端2162的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0179] 在T4时间段内，开关信号输入端217、第一输入端2151、第二输入端2152、第一输出端2161以及第二输出端2162的信号波形与T2时间段内，开关信号输入端217、第一输入端2151、第二输入端2152、第一输出端2161以及第二输出端2162的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0180] 可以看出，在T1时间段～T4时间段内，虽然第一输入端2151和第二输入端2152接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端2161和第二输出端2162输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为低电平信号，所述第二输出信号始终为高电平信号。
[0181] 图23是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图24是图23所示转换电路的各个端口的一种输入输出信号时序图。
[0182] 参考图23，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为PMOS晶体管231、NMOS晶体管232、PMOS晶体管233以及NMOS晶体管234。
[0183] 所述第一输入端2351连接所述PMOS晶体管231的第一极2311和所述NMOS晶体管232的第一极2321。所述第二输入端2352连接所述PMOS晶体管233的第一极2331和所述NMOS晶体管234的第一极2341。
[0184] 所述第一输出端2361连接所述PMOS晶体管231的第二极2312和所述PMOS晶体管233的第二极2332。所述第二输出端2362连接所述NMOS晶体管2372的第二极2322和所述PMOS晶体管233的第二极2332。
[0185] 本实施例中，转换电路还包括第一波形转换器238。所述第一波形转换器238的一端与所述开关信号输入端237连接，所述第一波形转换器238另一端与所述PMOS晶体管233的栅极2330和所述NMOS晶体管234的栅极2340连接。所述第一波形转换器238用于将所述开关信号输入端237接收到的开关控制信号的电平做反向处理后传输至所述PMOS晶体管233的栅极2330和所述NMOS晶体管234的栅极2340。
[0186] 参考图24示出了图23所示的转换电路中的开关信号输入端237、第一输入端2351、第二输入端2352、第一输出端2361以及第二输出端2362的信号时序图。
[0187] 结合参考图23和图24，在T1时间段内，开关信号输入端237接收到的开关控制信号为高电平信号，在高电平信号的控制下，所述NMOS晶体管232和所述PMOS晶体管233导通，且所述PMOS晶体管231和所述NMOS晶体管234截止。因此，所述第一输入端2351与所述第二输出端2362选通，且所述第二输入端2352与所述第一输出端2361选通，以使所述第一输出端2361输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端2362输出的第二输出信号的极性与所述第一输入信号的极性相同。如图24所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为高电平信号，所述第二输出信号与所述第一输入信号的极性相同为低电平信号。
[0188] 在T2时间段内，开关信号输入端237接收到的开关控制信号为低电平信号，在低电平信号的控制下，所述NMOS晶体管232和所述PMOS晶体管233截止，且所述PMOS晶体管231和所述NMOS晶体管234导通。因此，所述第二输入端2352与所述第二输出端2361选通，且所述第一输入端2351与所述第二输出端2362选通，以使所述第一输出端2361输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端2362输出的第二输出信号的极性与所述第二输入信号的极性相同。如图24所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为高电平信号，所述第二输出信号与所述第二输入信号的极性相同为低电平信号。
[0189] 同理，在T3时间段内，开关信号输入端237、第一输入端2351、第二输入端2352、第一输出端2361以及第二输出端2362的信号波形与T1时间段内，开关信号输入端237、第一输入端2351、第二输入端2352、第一输出端2361以及第二输出端2362的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0190] 在T4时间段内，开关信号输入端237、第一输入端2351、第二输入端2352、第一输出端2361以及第二输出端2362的信号波形与T2时间段内，开关信号输入端237、第一输入端2351、第二输入端2352、第一输出端2361以及第二输出端2362的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0191] 可以看出，在T1时间段～T4时间段内，虽然第一输入端2351和第二输入端2352接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端2361和第二输出端2362输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为高电平信号，所述第二输出信号始终为低电平信号。
[0192] 图25是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图26是图25所示转换电路的各个端口的一种输入输出信号时序图。
[0193] 参考图25，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为PMOS晶体管251、NMOS晶体管252、PMOS晶体管253以及NMOS晶体管254。
[0194] 所述开关信号输入端包括第一开关信号输入端2571与第二开关信号输入端2572，所述第一开关信号输入端2571接收第一开关控制信号，所述第二开关信号输入端2572接收第二开关控制信号。其中，所述第一开关控制信号与所述第二开关控制信号的波形相反。所述PMOS晶体管251的栅极2510和所述NMOS晶体管252的栅极2520分别与所述第一开关信号输入端2571连接，所述PMOS晶体管253的栅极2530和所述NMOS晶体管254的栅极2540分别与所述第二开关信号输入端2572连接。
[0195] 所述第一输入端2551连接所述PMOS晶体管251的第一极2511和所述NMOS晶体管252的第一极2521。所述第二输入端2552连接所述PMOS晶体管253的第一极2531和所述NMOS晶体管254的第一极2541。
[0196] 所述第一输出端2561连接所述PMOS晶体管251的第二极2512和所述PMOS晶体管253的第二极2532。所述第二输出端2562连接所述NMOS晶体管252的第二极2522和所述NMOS晶体管254的第二极2542。
[0197] 参考图26示出了图25所示的转换电路中的第一开关信号输入端2571、第二开关信号输入端2572、第一输入端2551、第二输入端2552、第一输出端2561以及第二输出端2562的信号时序图。
[0198] 结合参考图25和图26，在T1时间段内，第一开关信号输入端2571接收到的开关控制信号为高电平信号、第二开关信号输入端2572接收到的开关控制信号为低电平信号。因此，所述NMOS晶体管252和所述PMOS晶体管253导通，且所述PMOS晶体管251和所述NMOS晶体管254截止。因此，所述第一输入端2551与所述第二输出端2562选通，且所述第二输入端2552与所述第一输出端2561选通，以使所述第一输出端2561输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端2562输出的第二输出信号的极性与所述第一输入信号的极性相同。如图26所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为高电平信号，所述第二输出信号与所述第一输入信号的极性相同为低电平信号。
[0199] 在T2时间段内，第一开关信号输入端2571接收到的开关控制信号为低电平信号、第二开关信号输入端2572接收到的开关控制信号为高电平信号。因此，所述NMOS晶体管252和所述PMOS晶体管253截止，且所述PMOS晶体管251和所述NMOS晶体管254导通。因此，所述第二输入端2552与所述第二输出端2562选通，且所述第一输入端2551与所述第一输出端2562选通，以使所述第一输出端2561输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端2562输出的第二输出信号的极性与所述第二输入信号的极性相同。如图26所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为高电平信号，所述第二输出信号与所述第一输入信号的极性相同为低电平信号。
[0200] 同理，在T3时间段内，第一开关信号输入端2571、第二开关信号输入端2572、第一输入端2551、第二输入端2552、第一输出端2561以及第二输出端2562的信号波形与T1时间段内，第一开关信号输入端2571、第二开关信号输入端2572、第一输入端2551、第二输入端2552、第一输出端2561以及第二输出端2562的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0201] 在T4时间段内，第一开关信号输入端2571、第二开关信号输入端2572、第一输入端2551、第二输入端2552、第一输出端2561以及第二输出端2562的信号波形与T2时间段内，第一开关信号输入端2571、第二开关信号输入端2572、第一输入端2551、第二输入端2552、第一输出端2561以及第二输出端2562的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0202] 可以看出，在T1时间段～T4时间段内，虽然第一输入端2551和第二输入端2552接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端2561和第二输出端2562输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为高电平信号，所述第二输出信号始终为低电平信号。
[0203] 图27是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图28是图27所示转换电路的各个端口的一种输入输出信号时序图。
[0204] 参考图27，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为PMOS晶体管271、PMOS晶体管272、PMOS晶体管273以及PMOS晶体管274。
[0205] 所述转换电路还包括第二波形转换器2781和第三波形转换器2782。其中，所述第二波形转换器2781的一端连接所述PMOS晶体管271的栅极2710，第二波形转换器2781的另一端与开关信号输入端277连接。所述第三波形转换器2782的一端连接所述PMOS晶体管273的栅极2730，第三波形转换器2782的另一端与开关信号输入端277连接。所述PMOS晶体管272的栅极2720和所述PMOS晶体管274的栅极2740分别与所述开关信号输入端277连接。
[0206] 所述第一输入端2751连接所述PMOS晶体管271的第一极2711和所述PMOS晶体管272的第一极2721。所述第二输入端2752连接所述PMOS晶体管2753的第一极2731和所述PMOS晶体管274的第一极2741。
[0207] 所述第一输出端2761连接所述PMOS晶体管271的第二极2112和所述PMOS晶体管274的第二极2742。所述第二输出端2762连接所述PMOS晶体管272的第二极2722和所述PMOS晶体管273的第二极2732。
[0208] 参考图28示出了图27所示的转换电路中开关信号输入端277、第一输入端2751、第二输入端2752、第一输出端2761以及第二输出端2762的信号时序图。
[0209] 结合图27和图28，在T1时间段内，开关信号输入端277接收到的开关控制信号为高电平信号，在高电平信号的控制下，所述PMOS晶体管271和所述PMOS晶体管273导通，且所述PMOS晶体管272和所述PMOS晶体管274截止。因此，所述第一输入端2751与所述第一输出端2761选通，且所述第二输入端2752与所述第二输出端2762选通，以使所述第一输出端2761输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端2762输出的第二输出信号的极性与所述第二输入信号的极性相同。如图28所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为低电平信号，所述第二输出信号与所述第二输入信号的极性相同为高电平信号。
[0210] 在T2时间段内，开关信号输入端277接收到的开关控制信号为低电平信号，在低电平信号的控制下，所述PMOS晶体管271和所述PMOS晶体管273截止，且所述PMOS晶体管272和所述PMOS晶体管274导通。因此，所述第一输入端2751与所述第二输出端2762选通，且所述第二输入端2752与所述第一输出端2761选通，以使所述第一输出端2761输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端2762输出的第二输出信号的极性与所述第一输入信号的极性相同。如图28所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为低电平信号，所述第二输出信号与所述第一输入信号的极性相同为高电平信号。
[0211] 同理，在T3时间段内，开关信号输入端277、第一输入端2751、第二输入端2752、第一输出端2761以及第二输出端2762的信号波形与T1时间段内，开关信号输入端277、第一输入端2751、第二输入端2752、第一输出端2761以及第二输出端2762的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0212] 在T4时间段内，开关信号输入端277、第一输入端2751、第二输入端2752、第一输出端2761以及第二输出端2762的信号波形与T2时间段内，开关信号输入端277、第一输入端2751、第二输入端2752、第一输出端2761以及第二输出端2762的信号波形相同。因此，所述第一输出信号仍为低电平信号，所述第二输出信号仍为高电平信号。
[0213] 可以看出，在T1时间段～T4时间段内，虽然第一输入端2751和第二输入端2752接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端2761和第二输出端2762输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为低电平信号，所述第二输出信号始终为高电平信号。
[0214] 图29是本发明实施例提供的一种转换电路的另一个实施例的结构示意图。图30是图29所示转换电路的各个端口的一种输入输出信号时序图。
[0215] 参考图29，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管依次为PMOS晶体管291、PMOS晶体管292、PMOS晶体管293以及PMOS晶体管294。
[0216] 所述转换电路包括第一开关信号输入端2971与第二开关信号输入端2972，所述第一开关信号输入端2971接收第一开关控制信号，所述第二开关信号输入端2972接收第二开关控制信号。其中，所述第一开关控制信号与所述第二开关控制信号的波形相反。
[0217] 所述PMOS晶体管291的栅极2910和所述PMOS晶体管293的栅极2930分别与所述第一开关信号输入端2971连接，所述PMOS晶体管292的栅极2920和所述PMOS晶体管294的栅极2940分别与所述第二开关信号输入端2972连接。
[0218] 所述第一输入端2951连接所述PMOS晶体管291的第一极2911和所述PMOS晶体管292的第一极2921。所述第二输入端2952连接所述PMOS晶体管2953的第一极2931和所述PMOS晶体管294的第一极2941。
[0219] 所述第一输出端2961连接所述PMOS晶体管291的第二极2912和所述PMOS晶体管294的第二极2942。所述第二输出端2962连接所述PMOS晶体管292的第二极2922和所述PMOS晶体管293的第二极2932。
[0220] 参考图30示出了图29所示的转换电路中的第一开关信号输入端2971、第二开关信号输入端2972、第一输入端2951、第二输入端2952、第一输出端2961以及第二输出端2962的信号时序图。
[0221] 结合参考图29和图30，在T1时间段内，第一开关信号输入端2971接收到的开关控制信号为高电平信号、第二开关信号输入端2972接收到的开关控制信号为低电平信号。因此，所述PMOS晶体管292和所述PMOS晶体管294导通，且所述PMOS晶体管291和所述PMOS晶体管293截止。因此，所述第一输入端2951与所述第二输出端2961选通，且所述第二输入端2952与所述第一输出端2962选通，以使所述第一输出端2961输出的第一输出信号的极性与所述第二输入信号的极性相同，且所述第二输出端2962输出的第二输出信号的极性与所述第一输入信号的极性相同。如图30所示，在T1时间段内，所述第一输入信号为低电平信号、所述第二输入信号为高电平信号，因此所述第一输出信号与所述第二输入信号的极性相同为高电平信号，所述第二输出信号与所述第一输入信号的极性相同为低电平信号。
[0222] 在T2时间段内，第一开关信号输入端2971接收到的开关控制信号为低电平信号、第二开关信号输入端2972接收到的开关控制信号为高电平信号。因此，所述PMOS晶体管292和所述PMOS晶体管294截止，且所述PMOS晶体管291和所述PMOS晶体管293导通。因此，所述第二输入端2952与所述第二输出端2961选通，且所述第一输入端2951与所述第一输出端2961选通，以使所述第一输出端2961输出的第一输出信号的极性与所述第一输入信号的极性相同，且所述第二输出端2962输出的第二输出信号的极性与所述第二输入信号的极性相同。如图30所示，在T2时间段内，所述第一输入信号为高电平信号、所述第二输入信号为低电平信号，因此所述第一输出信号与所述第一输入信号的极性相同为高电平信号，所述第二输出信号与所述第二输入信号的极性相同为低电平信号。
[0223] 同理，在T3时间段内，第一开关信号输入端2971、第二开关信号输入端2972、第一输入端2951、第二输入端2952、第一输出端2961以及第二输出端2962的信号波形与T1时间段内，第一开关信号输入端2971、第二开关信号输入端2972、第一输入端2951、第二输入端2952、第一输出端2961以及第二输出端2962的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0224] 在T4时间段内，第一开关信号输入端2971、第二开关信号输入端2972、第一输入端2951、第二输入端2952、第一输出端2961以及第二输出端2962的信号波形与T2时间段内，第一开关信号输入端2971、第二开关信号输入端2972、第一输入端2951、第二输入端2952、第一输出端2961以及第二输出端1962的信号波形相同。因此，所述第一输出信号仍为高电平信号，所述第二输出信号仍为低电平信号。
[0225] 可以看出，在T1时间段～T4时间段内，虽然第一输入端2951和第二输入端2952接收第一输入信号和第二输入信号在各个时间段内极性不同且极性交替切换，但第一输出端2961和第二输出端2962输出的所述第一输出信号和所述第二输出信号在任意时刻都保持不变，其中，所述第一输出信号始终为高电平信号，所述第二输出信号始终为低电平信号。
[0226] 在其他实施例中，转换电路的第一晶体管、第二晶体管、第三晶体管以及第四晶体管也可以都采用NMOS晶体管，NMOS晶体管为高电平信号导通，本领域技术人员可以基于上述图29所示的转换电路和图30所示的转换电路的各个端口的一种输入输出信号时序图，相应变换出全NMOS晶体管的实施例，在此不再赘述。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 一种变频器瞬时掉电检测及能量反馈方法 | 2020-05-08 | 335 |
| 恒流恒压隔离电源及应用其的低压电阻限流型光源 | 2020-05-08 | 527 |
| 量子通信光路系统和量子通信方法 | 2020-05-11 | 215 |
| 场景联动方法及场景联动系统 | 2020-05-11 | 351 |
| 一种酒柜及开关门控制方法 | 2020-05-08 | 317 |
| 应用于锁相环系统的锁相加速电路及锁相环系统 | 2020-05-08 | 701 |
| 一种具有角度调节功能的遮阳及补光装置 | 2020-05-08 | 856 |
| 一种垃圾渗滤液处理后废水处理设备 | 2020-05-08 | 641 |
| 基于电平宽度提取的锁相加速电路及锁相环系统 | 2020-05-08 | 947 |
| 无线充电功能手提包 | 2020-05-08 | 195 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
QQ群二维码
意见反馈
意见反馈