반도체 집적 회로의 정전 방전 방지 회로{Electrostatic Discharge Protection Circuit of Semiconductor Integrated Circuit}

본 발명은 반도체 집적 회로에 관한 것으로, 좀 더 구체적으로는 서로 다른 전원 전압을 사용하는 두 집적 회로들을 인터페이스하기 위한 회로에 관한 것이다.

고도의 기술에 의해 개발되는 NMOS 트랜지스터는 게이트 산화막(gate oxide)가 얇고, 브레이크다운 전압(breakdown voltage)이 낮아지는 등 CDM(charged device model) ESD(electrostatic discharge)에 매우 취약한 구조를 갖는다. 특히, 칩 내의 전원 종류가 많고 복잡한 경우 NMOS 트랜지스터의 게이트 산화막이 CDM EDS로 인해 불량이 발생할 수 있는 확률은 더욱 커진다. 이는 NMOS 트랜지스터가 서로 다른 전원을 사용하는 두 회로 블록 사이에 인터페이스된 경우 게이트 산화막이 CDM EDS동안 높은 전압차에 노출될 수 있기 때문이다.

도 1은 서로 다른 전원 전압을 사용하는 제 1 및 제 2 회로 블록들 사이를 인터페이스하기 위한 일반적인 회로 구성을 보여주고 있다. 도 1을 참조하면, 제 1 회로 블록(10)은 PMOS 트랜지스터(11)와 NMOS 트랜지스터(12)로 구성된 인버터를 포함한다. PMOS 트랜지스터(11)의 소스는 제 1 전원전압(VDD1)과 연결되고, 게이트는 제 1 회로 블록(10) 내부로부터의 신호(IN)와 연결된다. NMOS 트랜지스터(12)의 드레인은 PMOS 트랜지스터(11)의 드레인과 연결되고, 소스는 제 1 접지전압(VSS1)과 연결되며 그리고 게이트는 PMOS 트랜지스터(11)의 게이트와 공통으로 연결되어서 신호(IN)와 연결된다.

제 2 회로 블록(20)은 PMOS 트랜지스터(21)와 NMOS 트랜지스터(22)로 구성된 인버터를 포함한다. PMOS 트랜지스터(21)의 소스는 제 2 전원전압(VDD2)과 연결되고, 게이트는 제 1 회로 블록(10)내의 PMOS 및 NMOS 트랜지스터들(11, 12)의 드레인 단자들과 연결된다. NMOS 트랜지스터(22)의 드레인은 PMOS 트랜지스터(21)의 드레인과 연결되고, 소스는 제 2 접지전압(VSS2)과 연결되며 그리고 게이트는 PMOS 트랜지스터(21)의 게이트와 공통으로 연결되어서 PMOS 트랜지스터(11)와 NMOS 트랜지스터(12)로 구성된 인버터의 출력에 연결된다.

특히, 제 2 회로 블록(20) 내의 NMOS 트랜지스터(22)의 게이트는 제 1 회로 블록(10) 내의 PMOS 및 NMOS 트랜지스터들(11, 12)의 드레인 단자들과 연결되고, 소스는 제 2 회로 블록(20)의 제 2 접지전압(VSS2)과 연결된다. 이 때, NMOS 트랜지스터(12)의 게이트는 제 1 회로 블록(10) 내의 PMOS 및 NMOS 트랜지스터들(11, 12)의 드레인과 벌크(bulk) 사이에 기생적으로 형성되는 n+/p 다이오드(Dn) 또는 p+/n웰 다이오드(Dp)를 통하여 제 1 접지전압(VSS1) 또는 제 1 전원전압(VDD1)에 간접적으로 연결된다. 이와 같이, NMOS 트랜지스터(22)의 게이트와 소스가 서로 다른 전원 영역들에 각각 연결되면, CDM에 취약한 조건에 놓이게 된다. 왜냐하면, 서로 분리된 전원 간에는 동일 전원에서 보다 상대적으로 큰 임피던스(impedance)가 존재하며 이는 CDM ESD 동안에 높은 전압차를 유도할 수 있는데, 이 전압차가 NMOS 트랜지스터(22)의 게이트 산화막 양단간에 그대로 전달되기 때문이다.

이러한 문제는 특히 SOC(System On a Chip) 기술에서 아주 중요하게 다루어져야만 하므로, NMOS 트랜지스터가 CDM ESD에 의해서 파괴되는 것을 방지하기 위한 새로운 스킴이 요구된다.

따라서 본 발명의 목적은 서로 다른 전원 전압을 사용하는 두 집적 회로들 사이에 연결되는 NMOS 트랜지스터의 정전 방전(ESD)를 방지하기 위한 회로를 제공하는데 있다.

도 1은 서로 다른 전원 전압을 사용하는 제 1 및 제 2 회로 블록들 사이를 인터페이스하기 위한 일반적인 회로 구성을 보여주는 도면; 그리고

도 2는 본 발명의 바람직한 실시예에 따른 반도체 집적 회로에서 서로 다른 전원 전압을 사용하는 제 1 및 제 2 회로 블록들 사이에 연결되는 NMOS 트랜지스터의 정전 방전(ESD)을 방지하기 위한 회로 구성을 보여주는 도면이다.

*도면의 주요부분에 대한 설명*

100 : 제 1 회로 블록200 : 제 2 회로 블록

111, 112, 201, 203 : PMOS 트랜지스터

121, 122, 202, 204 : NMOS 트랜지스터

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 반도체 집적 회로는: 제 2 전원전압과 연결된 소스와 상기 제 2 인버터의 출력을 받아들이는 게이트를 갖는 제 1 PMOS 트랜지스터, 상기 제 2 전원전압과 연결된 소스와 상기 제 1 인버터의 출력을 받아들이는 게이트를 갖는 제 2 PMOS 트랜지스터, 상기 1 PMOS 트랜지스터의 드레인과 연결된 드레인, 제 2 접지전압과 연결된 소스 그리고 상기 제 2 PMOS 트랜지스터의 드레인과 연결된 게이트를 갖는 제 1 NMOS 트랜지스터, 상기 제 2 PMOS 트랜지스터의 드레인과 연결된 드레인, 상기 제 2 접지전압과 연결된 소스 그리고 상기 제 1 PMOS 트랜지스터의 드레인과 연결된 게이트를 갖는 제 2 NMOS 트랜지스터를 포함한다.

바람직한 실시예에 있어서, 상기 제 1 인버터는, 상기 제 1 전원전압과 연결된 소스 그리고 상기 입력 신호와 연결된 게이트를 갖는 제 3 PMOS 트랜지스터 및 상기 제 3 PMOS 트랜지스터의 드레인과 연결된 드레인, 상기 제 1 접지전압과 연결된 소스 그리고 상기 입력 신호와 연결된 게이트를 갖는 제 3 NMOS 트랜지스터를 포함한다. 이 때, 상기 제 2 PMOS 트랜지스터의 게이트는 상기 제 3 PMOS 및 제 3 NMOS 트랜지스터들의 드레인들과 연결된다.

바람직한 실시예에 있어서, 상기 제 2 인버터는, 상기 제 1 전원전압과 연결된 소스 그리고 상기 제 3 PMOS 및 제 3 NMOS 트랜지스터들의 드레인들과 연결된 게이트를 갖는 제 4 PMOS 트랜지스터;및 상기 제 4 PMOS 트랜지스터의 드레인과 연결된 드레인, 상기 제 1 접지전압과 연결된 소스 그리고 상기 제 3 PMOS 및 제 3NMOS 트랜지스터들의 드레인들과 연결된 게이트를 갖는 제 4 NMOS 트랜지스터를 포함한다. 이 때, 상기 제 1 PMOS 트랜지스터의 게이트는 상기 제 4 PMOS 및 제 4 NMOS 트랜지스터들의 드레인들과 연결된다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 집적 회로에서 서로 다른 전원 전압을 사용하는 제 1 및 제 2 회로 블록들 사이에 연결되는 NMOS 트랜지스터의 정전 방전(ESD)을 방지하기 위한 회로 구성을 보여주는 도면이다.

도 2를 참조하면, 제 1 회로 블록(100)은 제 1 전원전압(VDD1)과 제 1 접지전압(VSS1)에 의해서 동작하고, 제 2 회로 블록(200)은 제 2 전원전압(VDD2)과 제 2 접지전압(VSS2)에 의해서 동작한다.

제 1 회로 블록(100)은 제 1 전원전압(VDD1)과 제 1 접지전압(VSS1) 사이에 연결되고, 입력 신호(IN)를 받아들이는 인버터(110)와 상기 제 1 전원전압(VDD1)과 제 1 접지전압(VSS1) 사이에 연결되고, 상기 인버터(110)로부터의 출력을 받아들이는 인버터(120)를 포함한다.

구체적으로, 상기 인버터(110)는 제 1 전원전압(VDD1)과 연결된 소스 및 상기 입력 신호(IN)와 연결된 게이트를 갖는 PMOS 트랜지스터(111) 그리고 상기 PMOS 트랜지스터(111)의 드레인과 연결된 드레인, 제 1 접지전압(VDD1)과 연결된 소그 그리고 상기 입력 신호(IN1)와 연결된 게이트를 갖는 NMOS 트랜지스터(112)로 구성된다.

상기 인버터(120)는 제 1 전원전압(VDD1)과 연결된 소스, PMOS 및 제 3 NMOS 트랜지스터들의 드레인들과 연결된 게이트를 갖는 PMOS 트랜지스터(121) 그리고 상기 PMOS 트랜지스터(121)의 드레인과 연결된 드레인, 제 1 접지전압(VSS1)과 연결된 소스 그리고 상기PMOS 트랜지스터(111) 및 NMOS 트랜지스터(112)의 드레인들과 연결된 게이트를 갖는 NMOS 트랜지스터(122)를 포함한다.

제 2 회로 블록(200)은 PMOS 트랜지스터들(201, 203)과 NMOS 트랜지스터들(202, 204)을 포함한다. PMOS 트랜지스터(201)의 소스는 제 2 전원전압(VDD2)과 연결되고, 드레인은 노드(a)에 연결되며 그리고 게이트는 상기 제 1 회로 블록(100) 내의 인버터(120)의 출력과 연결된다. NMOS 트랜지스터(202)의 드레인은 PMOS 트랜지스터(201)의 드레인(즉, 노드(a))과 연결되고, 소스는 제 2 접지전압(VSS2)과 연결되고 그리고 게이트는 노드(b)와 연결된다. PMOS 트랜지스터(203)의 소스는 제 2 전원전압(VDD2)과 연결되고, 드레인은 노드(b)와 연결되며 그리고 게이트는 상기 제 1 회로 블록(100) 내의 인버터(110)의 출력과 연결된다. NMOS 트랜지스터(204)의 드레인은 PMOS 트랜지스터(203)의 드레인(즉, 노드(b))과 연결되고 소스는 제 2 접지전압(VSS2)과 연결된다. 상기 PMOS 및 NMOS 트랜지스터들(203, 204)의 드레인 단자들(즉, 노드(b))의 전압은 출력 신호로서 제 2 회로 블록(200) 내의 다른 회로들로 제공된다.

앞에서 설명한 바와 같이, 종래의 반도체 집적 회로에서는 NMOS 트랜지스터(22)의 게이트는 기생 다이오드들(Dn, Dp)에 의하여 제 1 전원전압(VDD1) 및 제 1 접지전압(VSS1)에 필연적으로 연결되는 구조였다. 따라서, NMOS 트랜지스터(22)의 게이트 전원과 소스 전원이 달라서 CDM ESD동안 NMOS 트랜지스터(22)의 게이트와 소스 사이에 매우 큰 전압이 유기되어서 NMOS 트랜지스터(22)의 게이트 산화막이 파괴될 수 있었다. 그러나, 본 발명의 NMOS 트랜지스터들(202, 204)의 게이트들은 제 1 회로 블록(100)의 전원과 무관한 노드들(b, a)에 각각 연결되므로 ESD에 의한 영향을 최소화 할 수 있다.

단, 본 발명의 제 1 회로 블록(100)은 도 2에 도시된 바와 같이 인버터 구조에만 국한되는 것이 아니라 CMOS 프로세스에서 형성될 수 있는 모든 액티브(active) 또는 패시브(passive) 소자가 사용될 수 있으며 그러한 경우에도 본 발명을 응용해서 적용할 수 있다.

이와 같은 본 발명에 의하면, NMOS 트랜지스터들의 게이트들과 소스들은 동일한 전원으로 연결되므로 CDM ESD에 의한 영향을 최소화할 수 있다.