技术领域
[0001] 本
发明属于集成
电路设计领域，特别属于集成电路设计自动化领域，具体涉及一种标准单元库全模型的测试方法及测试系统。
背景技术
[0002] 标准单元库是基于成熟稳定的工艺而开发的基本逻辑单元集合。每套标准单元库有几百个到几千个单元不等，单元类型非常丰富，包括
基础单元、组合逻辑单元、时序逻辑单元、特殊单元。标准单元库是超大规模集成电路(VLSI，Very Large Scale Integration)自动化设计的基础
数据库，其数据库模型丰富，包含单元仿真库、单元符号、单元版图、逻辑功能模型、时序综合库模型、单元网表、布局布线库等数据。如图1所示，全套标准单元库模型
支撑着整个数字集成电路设计流程，从前端寄存器传输级(RTL)设计、逻辑仿真、电路逻辑综合、版图综合、逻辑功能验证、时序分析、版图验证等。基于标准单元的VLSI设计可以极大地提高设计效率，加快产品进入市场的时间，具有成本低、周期短等优点。标准单元库的性能决定着芯片的面积、时序和功耗等特性。
[0003] 随着单片集成电路集成度和工作速度的提高，设计并开发出符合工艺设计规则、逻辑功能正确、模型数据完整、电学特性准确的标准单元库已成为VLSI芯片设计必要的条件。标准单元库开发后必须进行系统充分的测试验证，保证标准单元库的完整性和准确性至关重要，是保证芯片设计和流片成功的关键。由于标准单元库涵盖的单元种类和库模型类型较多，其测试验证工作复杂而繁琐。随着集成电路工艺向着纳米制程推进，标准单元库各种模型数据包含的内容越来越复杂。例如，在40nm工艺
节点，标准单元版图设计规则达到上千条，综合库模型非常复杂(时序/功耗/面积/噪声/统计模型等信息)，单个Corner的库模型文件就已经超过几百万行的量级。对标准单元库进行系统和完善的验证变得非常困难。标准单元库系统的验证必须包括以下几个方面：验证标准单元的逻辑功能和版图设计的正确性，验证标准单元库模型的完整性和各种库模型数据的一致性，验证标准单元电学特性的准确性。
[0004] 现有标准单元库的验证方式主要依靠标准单元库设计团队的多名工程师手工验证，需要逐个单元检查和调用验证，有经验的工程师则编写部分脚本验证。现有验证方法主要包括两个验证步骤：一是逐个单元的物理设计规则检查或者脚本化的批处理检查；二是应用一个设计实例进行设计流程验证。采用这种方法的缺点体现在：一、标准单元的物理设计规则检查是逐个完成的，但是实际芯片中标准单元是随机拼接在一起的，现有验证方法在单元拼接处的验证不完善。二、设计流程验证能保证各种库模型数据格式的正确性，但是无法保证各种库模型数据之间的一致性。三、单一的芯片设计不能保证标准单元库的电学特性。现有标准单元库的验证方法效率较低，而且
覆盖率和完整性难于保证。验证不完善的标准单元库发布后，潜在的库模型数据错误或模型间的信息差异将直接影响芯片设计者的应用，甚至导致芯片流片失败。
发明内容
[0005] (一)要解决的技术问题
[0006] 鉴于上述技术问题，本发明提供了一种标准单元库全模型的测试方法及测试系统，包括四个层次：第一，标准单元版图的多重物理规则检查方法；第二，标准单元库模型内容的完整性和一致性的形式验证方法；第三，标准单元库的Benchmark电学特性验证方法；第四，标准单元库的芯片设计
硅验证方法。本发明实现了标准单元库全模型测试的充分性，为标准单元库的全模型验证提供了一套完善的、高覆盖率和高效率的测试方法及测试系统。
[0007] (二)技术方案
[0008] 根据本发明的一个方面，提供了一种标准单元库全模型的测试方法，包括以下步骤：
[0009] 步骤201、进行标准单元版图的多重物理规则检查，验证标准单元物理设计规则的正确性，包括：标准单元的随机拼接检查、标准单元的测试Pattern添加检查、标准单元的特殊规则检查；
[0010] 步骤202：进行标准单元库模型的形式验证，包括标准单元库模型内容的完整性验证和标准单元各种库模型数据间的一致性验证；
[0011] 步骤203、进行标准单元库的电学特性验证，基于待测标准单元库和同节点商业标准单元库，对行业基准电路进行电路综合；通过统计分析电路综合的结果，对比待测标准单元库和同节点商业库在时序、面积、功耗方面的性能差异；
[0012] 步骤204、进行标准单元库的芯片设计硅验证，将待测标准单元库用于测试芯片的全流程设计，验证标准单元库模型与主流EDA工具的兼容性，逻辑功能正确性，以及时序模型的准确性；其中，测试芯片的电路结构包括逻辑功能验证模
块和时序性能验证模块两部分核心电路，以及外围电路模块。
[0013] 在本发明的某些
实施例中，标准单元的随机拼接检查包括以下子步骤：
[0014] 1)创建目标库和目标单元，输入待测标准单元库或待测标准单元GDS版图文件，输入待测标准单元名称列表文件；
[0015] 2)在目标库的目标单元中产生所有待测标准单元拼接后的图形，图形中待测标准单元的排列顺序与待测标准单元列表文件的顺序一致；
[0016] 3)拷贝并翻转拼接后的图形，与原来的图形对齐放置产生VDD和VSS拼接后的待测标准单元版图；
[0017] 4)对VDD和VSS拼接后的待测标准单元版图进行物理设计规则DRC检查，产生标准单元库DRC检查报告，根据DRC检查报告中的检查结果修正待测标准单元版图。
[0018] 在本发明的某些实施例中，标准单元的测试Pattern添加检查包括以下子步骤：
[0019] 1)创建目标单元，输入待测标准单元库；
[0020] 2)在距离标准单元左右边界半金属规则的地方添加金属图形，在标准单元上下边界VDD/VSS电源地轨道的地方添加电源条带strap图形；
[0021] 3)对添加测试Pattern后的版图进行DRC检查，根据检查结果修正标准单元版图。
[0022] 在本发明的某些实施例中，标准单元的特殊规则检查包括以下子步骤：
[0023] 1)根据工艺物理设计规则和标准单元设计规范，统计标准单元特需的物理设计规则，并计算设计规则的具体数值；
[0024] 2)将特需的设计规则添加到物理设计规则文件中，形成新的物理设计规则文件；
[0025] 3)运用新的物理设计规则进行DRC检查，根据检查结果修正标准单元版图。
[0026] 在本发明的某些实施例中，所述步骤202包括：
[0027] B1、进行标准单元库模型内容的完整性验证，对照各种库模型的标准内容组份和语法结构，验证各种库模型自身的内容完整性和语法结构的正确性；
[0028] B2、进行标准单元各种库模型数据间的一致性验证，将标准单元库模型数据两两对比，检查两种模型数据内容的一致性。
[0029] 在本发明的某些实施例中，所述步骤203包括以下子步骤：
[0030] 1)、进行行业基准电路综合环境设置，具体包括综合约束文件、行业基准电路
门级网表、待测单元库模型、同节点商业库模型；
[0031] 2)、进行基准电路综合，得到综合结果，具体包括基于待测单元库的各种约束条件下的基准电路综合，基于同节点商业库的各种约束条件下的基准电路综合；
[0032] 3)、对综合结果进行统计分析，具体包括时序约束紧时功耗对比分析、面积约束紧时时序对比分析、时序约束紧时面积对比分析；
[0033] 4)、根据分析结果，查找出待测单元库异常的电特性，用于指导
修改相应的标准单元库模型。
[0034] 在本发明的某些实施例中，所述步骤204包括以下子步骤：
[0035] 1)、进行芯片设计硅验证的电路设计，包括逻辑功能验证模块、时序性能验证模块和外围电路模块的设计；
[0036] 2)、进行门级网表实现；
[0037] 3)、进行电路前仿真；
[0038] 4)、进行电路的后端版图设计，其中包括逻辑功能验证模块、时序性能验证模块和外围电路模块的设计；
[0039] 5)、进行电路后仿真；
[0040] 6)、进行芯片流片及芯片测试；
[0041] 7)、进行测试结果分析，包括逻辑功能测试结果与测试向量参考值对比分析以及时序模块测试结果与仿真结果对比分析。
[0042] 逻辑功能验证模块的测试分析方法如下：
[0043] 按照标准单元的
真值表以及每个单元的输入输出端口编号，生成覆盖全部逻辑单元及每种逻辑状态的全状态测试向量及参考结果。测试芯片中所有待测单元(比如有X个单元)是并联在逻辑验证模块中，通过多路选择器选通待测单元。从X个单元中选通某一待测单元所需要的测试向量位数N的计算公式为：2^N>＝X。为减少端口数量，全部单元共用6个输入
信号(单个单元最多出现6个
输入信号)，每个单元的输入端口进行统一编号。N位单元选通信号加上6位输入信号，测试向量的位数至少为N+6位。所有待测单元通过多路选择器共用一个输出端，根据标准单元的真值表，每一组测试向量的都有一个输出参考结果。实际测试阶段，将测试向量输入测试芯片，采集输出结果，通过比较测试结果与参考结果是否一致，判断标准单元的逻辑功能是否正确。
[0044] 时序性能验证模块的测试分析方法如下：
[0045] 时序测试模块中可以设计多种电路结构来测试标准单元库时序特性，比如环振电路和延时链等电路结构。以M级
反相器级联构成的环振电路为例，从测试芯片设计到芯片流片可以获取三组数据进行对比分析。1)芯片实测门延迟数据TChip：首先测量出芯片时序模块中每个环振电路的振荡周期TM，除以相应路径上单元级数M的2倍(2*M)，计算出每级单元的门延时TChip＝TM/(2*M)。2)时序电路模块的Hspice后仿真得出每级单元的门延时THspice。3)时序电路模块寄生参数反标后的PT分析出每级单元的门延时TPT。将获取的三组数据两两对比，并计算出误差百分比，即可分析出标准单元库的时序特性：1)芯片实测数据TChip与Hspice后仿真数据THspice的误差值，代表标准单元库所用工艺的器件SPICE模型的误差。2)芯片实测数据TChip与PT反标后数据TPT的误差值的大小，代表标准单元库综合库模型中时序的误差，标准单元库使用者可以根据误差适当调整电路设计的时序余量来获得与实际相符的性能效果。3)Hspice后仿真数据THspice与PT反标后数据TPT的误差值，代表标准单元库综合库模型的准确性。该误差值应该在一个合理的范围内(<7％)。如果误差值较大，说明标准单元库综合库模型不准确，需要检查标准单元库特征化建模的设置是否正确。
[0046] 根据本发明的另一个方面，还提供了一种标准单元库全模型的测试系统，包括：
[0047] 多重物理验证模块，用于检查标准单元物理设计规则的正确性；
[0048] 形式验证模块，用于检查标准单元库模型内容的完整性和检查标准单元库各种库模型数据间的一致性；
[0049] 电学特性验证模块，基于待测标准单元库和同节点商业标准单元库，对行业基准电路进行电路综合，通过统计分析电路综合的结果，对比待测标准单元库和同节点商业库在时序、面积、功耗方面的性能差异；
[0050] 硅验证模块，通过将待测标准单元库用于测试芯片的全流程设计，验证标准单元库模型与主流EDA工具的兼容性，逻辑功能正确性，以及时序模型的准确性。
[0051] 在本发明的某些实施例中，所述多重物理验证模块包括：
[0052] 随机拼接检查模块，用于进行标准单元的随机拼接检查；
[0053] 测试Pattern添加检查模块，用于进行测试Pattern添加检查；
[0054] 特殊规则检查模块，用于进行标准单元特殊规则检查。
[0055] (三)有益效果
[0056] 从上述技术方案可以看出，本发明标准单元库全模型的测试方法及测试系统至少具有以下有益效果：
[0057] 本发明提供了一种标准单元库全模型的测试方法及测试系统，为标准单元库的全模型验证提供一套完善的、高覆盖率和高效率的验证。标准单元库开发人员的工作就能从繁琐易错的任务中解脱出来而变得高
质量且富有效率。经过验证的标准单元版图库、行为模型库、布局布线库及综合库等优化集合的全模型，是保证芯片设计和流片成功的关键。
附图说明
[0058] 图1是
现有技术中基于标准单元库的数字集成电路设计方法流程示意图。
[0059] 图2是本发明实施例标准单元库全模型的测试方法流程示意图。
[0060] 图3是本发明实施例标准单元库版图随机拼接检查处理流程示意图。
[0061] 图4是本发明实施例标准单元库VDD和VSS拼接后的版图示意图。
[0062] 图5是本发明实施例标准单元库模型的形式验证流程示意图。
[0063] 图6是本发明实施例基于Benchmark的标准单元库电特性验证流程示意图。
[0064] 图7是本发明实施例芯片设计硅验证的电路结构简化示意图。
[0065] 图8是本发明实施例标准单元库的芯片设计硅验证流程示意图。
[0066] 图9是本发明实施例标准单元库全模型的测试系统示意图。
具体实施方式
[0067] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
[0068] 在本发明示例性实施例中，提供了一种标准单元库全模型的测试方法。图2为本发明实施例标准单元库全模型的测试方法流程示意图。如图2所示，本发明标准单元库全模型的测试方法包括以下步骤：
[0069] 步骤201、进行标准单元版图的多重物理规则检查，验证标准单元物理设计规则的正确性。
[0070] 该步骤包括以下子步骤：
[0071] A1、进行标准单元的随机拼接检查：将所有标准单元随机拼接到一起，形成类似于实际芯片的布局，检查标准单元版图的内部及边界是否满足物理设计规则。如图3所示，具体包括以下子步骤：
[0072] 1)创建目标库和目标单元，输入待测标准单元库(参考库)或待测标准单元GDS版图文件，输入待测标准单元名称列表文件；2)在目标库的目标单元中产生所有待测标准单元拼接后的图形，图形中待测标准单元的排列顺序与待测标准单元列表文件的顺序一致；3)拷贝并垂直翻转拼接后的图形，与原来的图形对齐放置产生VDD拼接的版图，再次拷贝并垂直翻转拼接后的图形，与原来的图形对齐放置产生VSS拼接的版图，获得VDD和VSS拼接后的待测标准单元版图，如图4所示。4)对VDD和VSS拼接后的待测标准单元版图进行物理设计规则(DRC)检查，产生标准单元库DRC检查报告，根据DRC检查报告中的检查结果修正待测标准单元版图。上述检查可以保证待测标准单元版图的内部及边界满足物理设计规则。
[0073] A2、进行标准单元的测试Pattern添加检查：通过在标准单元周围添加辅助图形形成测试Pattern，检查标准单元版图边界是否满足物理设计规则。其检查过程是：1)先创建目标单元，输入待测标准单元库(参考库)。2)在距离标准单元左右边界(CELLBNDY层)半金属规则的地方添加金属图形(通常是Metal1和Metal2层)，在标准单元上下边界VDD/VSS电源地轨道的地方添加电源条带strap图形(通常是Metal1或Metal2层)。3)对添加测试Pattern后的版图进行DRC检查，根据检查结果修正标准单元版图。上述检查可以保证标准单元版图边界的金属布线层满足物理设计规则。随机拼接检查不可能遍布所有拼接情况的排列组合，添加测试Patterns的检查作为随机拼接检查的补充，可以保证标准单元版图边界的金属布线层满足物理设计规则。
[0074] A3、进行标准单元的特殊规则检查：通过在物理设计规则文件中添加标准单元特需的设计规则(例如：单元引脚(PIN)和通孔(VIA)规则)，验证标准单元是否满足设计规范。其检查过程包括：1)根据工艺物理设计规则和标准单元设计规范，统计标准单元特需的物理设计规则，并计算设计规则的具体数值。2)将特需的设计规则添加到物理设计规则文件中，形成新的物理设计规则文件。3)运用新的物理设计规则进行DRC检查，根据检查结果修正标准单元版图。上述检查可以保证标准单元版图符合标准单元库的设计规范。其中，标准单元物理设计规则包括但不限于单元边界(CELLBNDY)规范、单元引脚(PIN)规范和通孔(VIA)规范。例如，单元引脚PIN的物理规则包括：1)PIN的X/Y坐标必须为金属布线间距(Pitch)的一半的奇数倍；即X＝(Pitch/2)*M，Y＝(Pitch/2)*N，M和N为奇数。2)包围PIN的金属的尺寸必须满足，上层金属通孔VIA的尺寸加金属包围通孔VIA的最小规则。再例如，单元通孔(VIA)的物理规则包括：1)VIA的间距必须满足物理设计规则中相同网络(NET)的间距和不同网络(NET)的间距；2)VIA到PIN的间距必须满足物理设计规则中不同网络(NET)的VIA间距。
[0075] 步骤202：进行标准单元库模型的形式验证。如图5所示，包括以下子步骤：
[0076] B1、进行标准单元库模型内容的完整性验证，对照各种库模型的标准内容组份和语法结构，验证各种库模型自身的内容完整性和语法结构的正确性。具体包括以下子步骤：1)读入待测单元库单元清单文件，以及单元库各种模型文件。2)检查各种库模型的内容完整性和语法结构的正确性。3)分析检查结果，判断报出的问题是否可以忽略，根据不可忽略的问题修改相应的库模型。
[0077] 下面以LEF、GDS、Verilog和Liberty模型为例，说明相应的检查方法和内容。其中，LEF模型文件包括tech lef和macro lef两类文件；GDS文件包括tech file和gds2两类文件。
[0078] LEF模型：对照单元清单检查LEF文件是否缺少单元；根据LEF文件语法检查单元类型、单元阻挡层、单元原点、单元
站点(cell site)、引脚方向、引脚天线、引脚格点对齐、引脚层、引脚最小面积/间距/宽度等是否定义，以及语法是否正确。
[0079] GDS文件：检查GDS文件中格点对齐、label图形、label图层、引脚靠近单元边界、引脚图层、引脚超出边界，CELLBNDY的宽度/高度等是否正确定义。
[0080] Verilog模型：对照单元清单检查Verilog文件是否缺少单元；根据Verilog文件语法检查单元输入端口、输出端口、单元逻辑功能等是否定义，以及语法是否正确。
[0081] Liberty模型：根据Liberty文件语法功耗表、引脚最大电容、引脚最大转换时间、最小脉冲宽度、建立/保持时间约束、查找表步长、时序表等信息是否有完整定义。
[0082] B2、进行标准单元各种库模型数据间的一致性验证，将标准单元库模型数据两两对比，检查两种模型数据内容的一致性。下面仍以LEF、GDS、Verilog和Liberty模型为例，说明相应的检查方法和内容，包括但不限于以下几种对比：
[0083] 1)LEF模型对比GDS模型：提取分析LEF文件和GDS文件中共有的信息是否一致。对比检查内容包括单元边界(boundry)，单元阻挡层(OBS)，引脚名称，引脚图层和引脚形状等。
[0084] 2)LEF模型对比Liberty模型：检查LEF文件和Liberty模型文件的信息匹配性。对比检查内容包括单元面积、引脚名称、引脚方向、电源/地引脚等信息。
[0085] 3)LEF模型对比Verilog模型：检查LEF文件和Verilog模型文件的信息匹配性。对比检查内容包括电源/地引脚名称、单元引脚方向、单元引脚名称等信息。
[0086] 4)Liberty模型对比Verilog模型：提取分析Liberty模型文件和Verilog模型文件中共有的信息是否一致。对比检查内容包括时序弧、时序信息、总线引脚、引脚方向、电源/地引脚等信息。
[0087] 步骤203、进行标准单元库的Benchmark电学特性验证：基于待测标准单元库和同节点商业标准单元库，对行业基准电路进行电路综合，通过统计分析电路综合的结果，对比待测标准单元库和同节点商业库在时序、面积、功耗方面的性能差异。上述检查可以保证标准单元库与商业标准单元库保持相对合理的电学特性。图6是基于Benchmark的标准单元库电特性验证流程示意图，如图6所示，包括以下子步骤：
[0088] 1)、进行行业基准电路综合环境设置，具体包括综合约束文件、行业基准电路门级网表、待测单元库模型、同节点商业库模型。
[0089] 2)、进行基准电路综合，得到综合结果，具体包括基于待测单元库的各种约束条件下的基准电路综合，基于同节点商业库的各种约束条件下的基准电路综合。
[0090] 3)、对综合结果进行统计分析。具体包括时序约束紧时功耗对比分析、面积约束紧时时序对比分析、时序约束紧时面积对比分析。
[0091] 4)、根据分析结果，查找出待测单元库异常的电特性，用于指导修改相应的标准单元库模型。
[0092] 其中，基准电路综合结果中的电特性会出现三种情况。统计分析三种基准电路综合结果的方法如下：1)同样的约束，基于待测单元库综合后基准电路的时序/面积/功耗比基于同节点商业库的差较多。出现这种情况的检查方法是，首先确认待测单元库Liberty模型中时序/面积/功耗的单位是否正确。其次，查找基准电路中电特性较差的路径或模块所用到的待测单元，并对比商业库相同单元的时序/面积/功耗，确认时序/面积/功耗的数值是否正确。如果前两步都正确，则需要查看待测单元的原理图和版图设计是否存在时序/面积/功耗浪费，必要时进行标准单元原理图和版图的优化修改。2)基于待测单元库综合后基准电路的时序/面积/功耗比基于同节点商业库的时序/面积/功耗好很多。出现这种情况，前两步检查与第一种情况相同。如果前两步都正确，则需要查看待测单元的原理图和版图设计是否正确，以及出现大量节省时序/面积/功耗的原因是否合理。3)基于待测单元库综合后的时序/面积/功耗与基于同节点商业库的时序/面积/功耗相当。这种情况可以在一定程度上证实待测标准单元库的电特性比较合理。
[0093] 步骤204、进行标准单元库的芯片设计硅验证：将待测标准单元库用于测试芯片的全流程设计，验证标准单元库模型与主流EDA工具的兼容性，逻辑功能正确性以及时序模型的准确性。图7是芯片设计硅验证的电路结构简化示意图，如图7所示，包括逻辑功能验证模块和时序性能验证模块两部分核心电路，以及外围电路模块(例如测试向量产生模块、选择输出模块、选择信号产生模块等)组成。图8是标准单元库的芯片设计硅验证流程示意图，如图8所示，包括以下子步骤：
[0094] 1)、进行芯片设计硅验证的电路设计，包括逻辑功能验证模块、时序性能验证模块和外围电路模块的设计；
[0095] 2)、进行门级网表实现；
[0096] 3)、进行电路前仿真；
[0097] 4)、进行电路的后端版图设计，其中包括逻辑功能验证模块、时序性能验证模块和外围电路模块的设计；
[0098] 5)、进行电路后仿真；
[0099] 6)、进行芯片流片及芯片测试；
[0100] 7)、进行测试结果分析，包括逻辑功能测试结果与测试向量参考值对比分析以及时序模块测试结果与仿真结果对比分析。
[0101] 下面以1000个单元的标准单元库为例，说明逻辑功能模块的测试分析方法：按照标准单元的真值表以及每个单元的输入输出端口编号，生成覆盖全部逻辑单元及每种逻辑状态的全状态测试向量及参考结果，用该测试向量对芯片进行测试，并比较测试结果与参考结果是否一致。测试芯片中所有待测单元是并联在逻辑验证模块中，通过多路选择器选通待测单元。从1000个单元中选通某一待测单元所需要的测试向量位数N的计算公式为：2^N>＝1000，即N>＝10。为减少端口数量，全部单元共用6个输入信号(单个单元最多出现6个输入信号)，每个单元的输入端口进行统一编号。10位单元选通信号加上6位输入信号，测试向量的位数至少为16位。所有待测单元通过多路选择器共用一个输出端，根据标准单元的真值表，每一组测试向量都有一个输出参考结果。实际测试阶段，将测试向量输入测试芯片，采集输出结果，通过比较测试结果与参考结果是否一致，判断标准单元的逻辑功能是否正确。
[0102] 下面举例说明时序性能模块的测试分析方法：时序测试模块中可以设计多种电路结构来测试标准单元库时序特性，比如环振电路和延时链等电路结构。测量出时序模块中每个环振电路的振荡周期或者每条延时链的延时，除以相应路径上单元的级数，计算出每级单元的门延时。用计算出的门延时与时序模块相应路径的后仿真结果进行比较，并计算出误差百分比，即为综合库模型的时序性能误差。以M级反相器级联构成的环振电路为例，从测试芯片设计到芯片流片可以获取三组数据进行对比分析。1)芯片实测数据TChip：首先测量出芯片时序模块中每个环振电路的振荡周期TM，除以相应路径上单元级数M的2倍2*M，计算出每级单元的门延时TChip＝TM/(2*M)。2)时序电路模块的Hspice后仿真得到每级单元的门延时THspice。3)时序电路模块寄生参数反标后的PT分析出每级单元的门延时TPT。将获取的三组数据两两对比，并计算出误差百分比，即可分析出标准单元库的时序特性：1)芯片实测数据TChip与Hspice后仿真数据THspice的误差值，代表标准单元库所用工艺的器件SPICE模型的误差。2)芯片实测数据TChip与PT反标后数据TPT的误差值的大小，代表标准单元库综合库模型中时序的误差，标准单元库使用者可以根据误差适当调整电路设计的时序余量来获得与实际相符的性能效果。3)Hspice后仿真数据THspice与PT反标后数据TPT的误差值，代表标准单元库综合库模型的准确性。该误差值应该在一个合理的范围内(<7％)。如果误差值较大，说明标准单元库综合库模型不准确，需要检查标准单元库特征化建模的设置是否正确。
[0103] 在本发明示例性实施例中，还提供了一种标准单元库全模型的测试系统，图9是本发明实施例标准单元库全模型的测试系统示意图。如图9所示，标准单元库全模型的测试系统包括：多重物理验证模块、形式验证模块、电学特性验证模块和硅验证模块。
[0104] 多重物理验证模块用于检查标准单元物理设计规则的正确性，该模块包括三个子模块，从三个方面进行物理规则检查：
[0105] 随机拼接检查模块，用于进行标准单元的随机拼接检查；
[0106] 测试Pattern添加检查模块，用于进行测试Pattern添加检查；
[0107] 特殊规则检查模块，用于进行标准单元特殊规则检查。
[0108] 形式验证模块，用于检查标准单元库模型内容的完整性和检查标准单元库各种库模型数据间的一致性，其包括完整性检查模块和一致性检查模块。
[0109] 电学特性验证模块，基于待测标准单元库和同节点商业标准单元库，对行业基准电路进行电路综合，通过统计分析电路综合的结果，对比待测标准单元库和同节点商业库在时序、面积、功耗方面的性能差异；其包括电路综合模块和电特性对比分析模块。
[0110] 硅验证模块，通过将待测标准单元库用于测试芯片的全流程设计，验证标准单元库模型与主流EDA工具的兼容性，逻辑功能正确性，以及时序模型的准确性，其包括测试芯片全流程设计模块、逻辑功能测试分析模块和时序性能测试分析模块。
[0111] 至此，已经结合附图对本实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明标准单元库全模型的测试方法及测试系统有了清楚的认识。本发明可以快速高覆盖率地完成标准单元库全模型的测试验证。
[0112] 需要说明的是，在附图或
说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
[0113] 还需要说明的是，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
[0114] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
