技术领域
[0001] 本
发明涉及无线电通信设备技术领域，尤其涉及一种宽带高速跳频频率合成器及其工作方法。
背景技术
[0002] 宽带高速跳频频率合成器的输出频率一般能够达到几百MHz到几个GHz，而频率转换时间在100μs以内。
[0003] 为了实现100μs频率转换时间，鉴相频率要达到几MHz或几十MHz，但输出频率间隔一般在25kHz，为解决几MHz或几十MHz的鉴相频率与25kHz输出频率间隔的矛盾，目前一般采用的技术方法有单环小数分频、DDS(直接数字式频率合成器，Direct Digital Synthesizer)驱动单一
锁相环或DDS内插
锁相环，较早的还有多环混频链的方法。
[0004] 单环小数分频线路简单，可选用的带有小数分频的锁相环芯片很多(如ADF4153、ADF4157、LM2485等)，在
频谱质量要求不高的场合(如手机等)应用较多，由于小数分频存在尾数调制，尤其当分频系数(MOD)较大，小数分频的位数较多时，杂散分布及其丰富，限制了单环小数分频在宽带电台等对频谱质量要求较高的场合应用。
[0005] DDS驱动单一锁相环的方法同样会产生较丰富的杂散，同时由于DDS器件的基底噪声指标不高，该倍频环会将DDS输出的噪声以20logN的倍数传递到
本振输出，造成本振近端噪声恶化。
[0006] DDS内插锁相环同样会产生较丰富的杂散。多环混频链的方法同样需要小数分频，要实现100μs的频率转换时间，原则上每个环路都要实现100μs的频率转换时间，同时由于线路复杂，应用较少。
发明内容
[0007] 针对上述问题，本发明的目的在于提供一种宽带高速跳频频率合成器及其工作方法，既能够实现100μs的频率转换时间，又抑制了小数分频和DDS的杂散，同时由于采用混频环，
相位噪声也没有恶化。
[0008] 为达到上述目的，本发明的
实施例采用如下技术方案予以实现。
[0009] 技术方案一：
[0010] 一种宽带高速跳频频率合成器，所述频率合成器包括：第一
振荡器、锁相环
电路、有源环路
滤波器、压控振荡器、第一直接数字式频率合成器、第一滤波器、第二直接数字式频率合成器、第二滤波器以及IQ
调制器，其中，所述压控振荡器输出的
信号即为所述频率合成器输出的本振频率信号；锁相环电路具有射频输入端、输出端、参考频率输入端；
[0011] 所述第一振荡器的输出端分别与所述锁相环电路的参考频率输入端、所述第一直接数字式频率合成器的输入端、所述第二直接数字式频率合成器的输入端连接；
[0012] 所述锁相环电路的输出端与所述有源
环路滤波器的输入端连接，所述有源环路滤波器的输出端与所述压控振荡器的输入端连接，所述压控振荡器的输出端与所述IQ调制器的本振频率输入端连接；
[0013] 所述第一直接数字式频率合成器的输出端与所述第一滤波器的输入端连接，所述第一滤波器的输出端与所述IQ调制器的I路信号输入端连接；
[0014] 所述第二直接数字式频率合成器的输出端与所述第二滤波器的输入端连接，所述第二滤波器的输出端与所述IQ调制器的Q路信号输入端连接；
[0015] 所述IQ调制器的输出端与所述锁相环电路的射频输入端连接。
[0016] 本发明技术方案一的特点和进一步的改进为：
[0017] (1)所述第一直接数字式频率合成器的串行控制时钟
输出信号作为所述第二直接数字式频率合成器的时钟
输入信号；
[0018] 所述第一振荡器，用于产生参考频率信号；
[0019] 所述第一直接数字式频率合成器，用于根据所述参考频率信号产生第一频率信号，所述第二直接数字式频率合成器，用于根据所述参考频率信号产生第二频率信号，所述第一频率信号和所述第二频率信号的
相位差为90度；
[0020] 所述第一滤波器，用于对所述第一频率信号进行滤波，得到输入所述IQ调制器的I路输入信号；所述第二滤波器，用于对所述第二频率信号进行滤波，得到输入所述IQ调制器的Q路输入信号；
[0021] 所述压控振荡器，用于输出本振频率信号；
[0022] 所述IQ调制器，用于根据所述I路输入信号、所述Q路输入信号和所述本振频率信号，产生输入所述锁相环电路的射频输入信号；
[0023] 所述锁相环电路，用于根据所述参考频率信号和所述射频输入信号，对所述射频输入信号进行小数分频，并输出产生本振信号的控制
电压；
[0024] 所述有源环路滤波器，用于对所述锁相环电路输出的控制电压进行滤波和放大，从而控制所述压控振荡器输出本振频率信号。
[0025] (2)所述第一振荡器为温补
晶体振荡器。
[0026] (3)所述锁相环电路采用单环小数分频实现。
[0027] 技术方案二：
[0028] 一种宽带高速跳频频率合成器的工作方法，所述工作方法应用于如技术方案一所述的频率合成器，所述工作方法包括：
[0029] 第一振荡器产生参考频率信号；
[0030] 第一直接数字式频率合成器根据所述参考频率信号产生第一频率信号，第二直接数字式合成器根据所述参考频率信号产生第二频率信号，其中，所述第一直接数字式频率合成器的串行控制时钟输出信号作为所述第二直接数字式频率合成器的时钟输入信号，所述第一频率信号和所述第二频率信号的相位差为90度；
[0031] 对所述第一频率信号进行滤波得到IQ调制器的I路输入信号，对所述第二频率信号进行滤波得到所述IQ调制器的Q路输入信号；
[0032] 获取压控振荡器输出的本振频率信号，根据所述本振频率信号、所述I路输入信号和所述Q路输入信号，产生输入锁相环电路的射频输入信号；
[0033] 所述锁相环电路根据所述参考频率信号和所述射频输入信号，对所述射频输入信号进行小数分频，并输出产生本振信号的控制电压；
[0034] 对所述控制电压进行滤波和放大，根据滤波和放大后的控制电压控制压控振荡器输出本振频率信号。
[0035] 本发明将单环小数分频、混频环、DDS和IQ调制器结合，既实现了100μs的频率转换时间，又抑制了小数分频和DDS的杂散，同时由于采用混频环，
相位噪声没有恶化；且本发明具有普遍适用性，可应用于任意频段频率合成器，线路简单，集成度高，易于调试；频率转换时间短，相位噪声和杂散指标高。
附图说明
[0036] 为了更清楚地说明本发明实施例或
现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0037] 图1为本发明实施例提供一种宽带高速跳频频率合成器的结构示意图；
[0038] 图2为本发明实施例还提供了一种宽带高速跳频频率合成器的工作方法的流程示意图；
[0039] 图3为本发明实施例提供的采用DDS的输出和本振输出通过IQ调制器相混频的混频环结构示意图。
具体实施方式
[0040] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0041] 本发明实施例提供一种宽带高速跳频频率合成器，如图1所示，所述频率合成器包括：第一振荡器1、锁相环电路2、有源环路滤波器3、压控振荡器4、第一直接数字式频率合成器5、第一滤波器6、第二直接数字式频率合成器7、第二滤波器8以及IQ调制器9。
[0042] 其中，所述压控振荡器4输出的信号即为所述频率合成器输出的本振频率信号。锁相环电路具有射频输入端、输出端、参考频率输入端。
[0043] 所述第一振荡器1的输出端分别与所述锁相环电路2的参考频率输入端、所述第一直接数字式频率合成器5的输入端、所述第二直接数字式频率合成器7的输入端连接。
[0044] 所述锁相环电路2的输出端与所述有源环路滤波器3的输入端连接，所述有源环路滤波器3的输出端与所述压控振荡器4的输入端连接，所述压控振荡器4的输出端与所述IQ调制器9的本振频率输入端连接。
[0045] 所述第一直接数字式频率合成器5的输出端与所述第一滤波器6的输入端连接，所述第一滤波器6的输出端与所述IQ调制器9的I路信号输入端连接。
[0046] 所述第二直接数字式频率合成器7的输出端与所述第二滤波器8的输入端连接，所述第二滤波器8的输出端与所述IQ调制器9的Q路信号输入端连接。
[0047] 所述IQ调制器9的输出端与所述锁相环电路2的射频输入端连接。
[0048] 所述第一直接数字式频率合成器5的串行控制时钟输出信号作为所述第二直接数字式频率合成器7的时钟输入信号。
[0049] 所述第一振荡器1，用于产生参考频率信号。
[0050] 所述第一直接数字式频率合成器5，用于根据所述参考频率信号产生第一频率信号，所述第二直接数字式频率合成器7，用于根据所述参考频率信号产生第二频率信号，所述第一频率信号和所述第二频率信号的相位差为90度。
[0051] 所述第一滤波器6，用于对所述第一频率信号进行滤波，得到输入所述IQ调制器9的I路输入信号；所述第二滤波器8，用于对所述第二频率信号进行滤波，得到输入所述IQ调制器9的Q路输入信号。
[0052] 所述压控振荡器4，用于输出本振频率信号。
[0053] 所述IQ调制器9，用于根据所述I路输入信号、所述Q路输入信号和所述本振频率信号，产生输入所述锁相环电路2的射频输入信号。
[0054] 所述锁相环电路2，用于根据所述参考频率信号和所述射频输入信号，对所述射频输入信号进行小数分频，并输出产生本振信号的控制电压。
[0055] 所述有源环路滤波器3，用于对所述锁相环电路输出的控制电压进行滤波和放大，从而控制所述压控振荡器输出本振频率信号。
[0056] 所述第一振荡器为温补晶体振荡器。
[0057] 所述锁相环电路采用单环小数分频实现。
[0058] 本发明将单环小数分频、混频环、DDS和IQ调制器结合，既实现了100μs的频率转换时间，又抑制了小数分频和DDS的杂散，同时由于采用混频环，相位噪声没有恶化；且本发明具有普遍适用性，可应用于任意频段频率合成器，线路简单，集成度高，易于调试；频率转换时间短，相位噪声和杂散指标高。
[0059] 本发明实施例还提供了一种宽带高速跳频频率合成器的工作方法，所述工作方法应用于上述实施例所述的频率合成器，如图2所示，所述工作方法包括：
[0060] 步骤1，第一振荡器产生参考频率信号。
[0061] 步骤2，第一直接数字式频率合成器根据所述参考频率信号产生第一频率信号，第二直接数字式合成器根据所述参考频率信号产生第二频率信号。
[0062] 其中，所述第一直接数字式频率合成器的串行控制时钟输出信号作为所述第二直接数字式频率合成器的时钟输入信号，所述第一频率信号和所述第二频率信号的相位差为90度。
[0063] 步骤3，对所述第一频率信号进行滤波得到IQ调制器的I路输入信号，对所述第二频率信号进行滤波得到所述IQ调制器的Q路输入信号。
[0064] 步骤4，获取压控振荡器输出的本振频率信号，根据所述本振频率信号、所述I路输入信号和所述Q路输入信号，产生输入锁相环电路的射频输入信号。
[0065] 步骤5，所述锁相环电路根据所述参考频率信号和所述射频输入信号，对所述射频输入信号进行小数分频，并输出产生本振信号的控制电压。
[0066] 步骤6，对所述控制电压进行滤波和放大，根据滤波和放大后的控制电压控制压控振荡器输出本振频率信号。
[0067] 本发明实施例提供的一种宽带高速跳频频率合成器，通过小数分频、DDS和IQ调制的综合应用，在保证25kHz频率间隔前提下，将鉴相频率提升到20MHz以上，满足了高速跳频的需求，采用两位的小数分频，使小数分频的尾数调制杂散落到偏离主频谱1MHz以外，很好的被环路滤波器滤除，同时降低了DDS输出的频段，小数分频实现1MHz多的频率间隔，DDS进一步将频率间隔降为25kHz，DDS输出通过IQ调制器与本振频率相减，内插于锁相环，使本振输出频谱基本不受DDS输出频谱影响，且本发明实施例提供的频率合成器适用于任何频段的频率合成器。
[0068] 示例性的，在实际工程实现时，锁相环电路部分可以采用大规模的带有小数分频的集成锁相环芯片(以ADF4157为例)，由于小数分频的集成锁相环芯片的MOD可以很大，所以在20MHz以上的鉴相频率(即参考频率)下，可以实现25kHz的频率间隔。
[0069] 具体的，按照单环小数分频的频率计算：MOD表示分频系数，fr表示参考频率(又称鉴相频率)，N表示整数分频的值，F表示小数分频的值)。
[0070] MOD＝fr÷25kHz；当fr＝19.2MHz时，MOD＝19200÷25＝768，本振输出信号的频率，即本振输出频率f0＝19.2(N+F÷MOD)MHz。
[0071] 在本发明实施例中，小数分频尾数调制的最近杂散偏离主频谱的
位置f为：f＝(19.2×F÷MOD)MHz和f＝(19.2-19.2×F÷MOD)MHz处，当F＝1、2、3、4、5…763、764、765、766、767时，f＝25kHz、50kHz、75kHz、100kHz、125kHz…125kHz、100kHz、75kHz、50kHz、
25kHz。
[0072] 当f>1MHz时，有源环路滤波器可以将小数分频尾数调制的杂散滤除，故首先将MOD取为两位数(以MOD＝16为例)，此时：
[0073] 本振输出信号的频率f0＝19.2(N+F÷16)MHz，即锁相环电路中的小数分频仅仅实现了1.2MHz的频率间隔，1.2MHz以下的频率间隔由DDS实现。
[0074] 本发明实施例采用DDS的输出和本振输出通过IQ调制器相混频的办法实现混频环，如图3所示，将DDS输出频率反映的锁相环中。
[0075] 两个DDS通过同步控制，得到sin2πfDDSt和 信号，本振输出信号通过IQ调制器分裂成sin(2πf0t)和-cos(2πf0t)，4个信号在IQ调制器中通过乘法器和加法器后输出为：
[0076]
[0077] 进一步的，鉴相频率(即参考频率)以19.2MHz为例，采用一位的小数分频，即锁相环电路部分的频率间隔为Δf＝1.2MHz时，MOD＝16。
[0078] f0＝N.F×19.2+fDDS
[0079] fDDS＝(f0÷Δf-INT(f0÷Δf))×Δf+fa
[0080] 当(f0÷1.2-INT(f0÷1.2))×1.2≥0.6时，取fa＝2.4(Δf＝1.2)
[0081] 当(f0÷1.2-INT(f0÷1.2))×1.2＜0.6时，取fa＝3.6
[0082] fDDS确定后，N＝INT((f0-fDDS)÷19.2)，
[0083] F＝((f0-fDDS)÷19.2-INT((f0-fDDS)÷19.2))×16
[0084] 即N为(f0-fDDS)÷19.2的整数部分，F为(f0-fDDS)÷19.2的小数部分。
[0085] fDDS、N和F确定后，按照锁相环电路和DDS对应的数据格式对锁相环电路和DDS进行控制，输出相应的频率。
[0086] 以上没有考虑DDS输出的杂散，DDS输出的杂散的位置与时钟CLK、DDS输出频率fDDS有如下关系：
[0087] 当 或 时
[0088] 杂散较为丰富，杂散偏离主频谱的位置在： 的整数倍上，此时改变MOD，如MOD＝7，按以下公式重新计算fDDS，鉴相频率以19.2MHz为例，采用一位的小数分频，即锁相环电路部分的频率间隔为 MHz时，MOD＝7。
[0089] f0＝N.F×19.2+fDDS
[0090]
[0091] 当 时，取fa＝0
[0092] 当 时，取
[0093] fDDS确定后，N＝INT((f0-fDDS)÷19.2)
[0094] F＝((f0-fDDS)÷19.2-INT((f0-fDDS)÷19.2))×5
[0095] 即N为(f0-fDDS)÷19.2的整数部分，F为(f0-fDDS)÷19.2的小数部分。
[0096] fDDS、N和F确定后，按照锁相环电路和DDS对应的数据格式对锁相环电路和DDS进行控制，输出相应的频率。
[0097] 如果M＝7时计算的fDDS还满足：
[0098] 或
[0099] 此时再改变MOD，MOD＝5，鉴相频率以19.2MHz为例，采用一位的小数分频，即锁相环电路部分的频率间隔为 MHz时，按以下公式重新计算fDDS。
[0100] f0＝N.F×19.2+fDDS
[0101] fDDS＝(f0÷3.84-INT(f0÷3.84))×3.84+fa
[0102] 当(f0÷1.2-INT(f0÷1.2))×1.2≥1.92时，取fa＝0
[0103] 当(f0÷1.2-INT(f0÷1.2))×1.2＜1.92时，取fa＝3.84
[0104] fDDS确定后，N＝INT((f0-fDDS)÷19.2)，
[0105] F＝((f0-fDDS)÷19.2-INT((f0-fDDS)÷19.2))×5
[0106] 即N为(f0-fDDS)÷19.2的整数部分，F为(f0-fDDS)÷19.2的小数部分。
[0107] fDDS、N和F确定后，按照锁相环和DDS对应的数据格式对锁相环和DDS进行控制，输出相应的频率。
[0108] 通过以上方法基本消除了DDS的杂散。如果还存在个别点杂散，还可以取MOD为9或11等继续优化，选取MOD的原则是不要超过20，每次选取的MOD值不要存在公约数。
[0109] 本发明实施例中，单环小数分频的位数较小，MOD小于20，保证小数分频杂散分布较远，可被锁相环滤除，同时降低了DDS输出频率带宽，也有利于IQ调制，DDS作用是补充小数分频，实现25kHz频率间隔，IQ调制器的作用是将DDS输出频率和本振频率相减，抵消掉尾数，使IQ调制器输出能够被带较小位数小数分频的锁相环整除，同时由于IQ调制器应用于混频环，DDS输出对本振输出噪声影响很小。
[0110] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉
本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述
权利要求的保护范围为准。
