듀얼 타입 레이저 다이오드 및 그 제조방법{DUAL TYPE LASER DIODE AND FABRICATING METHOD THEREFOR}

본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.

도 1은 일반적인 페브리-페롯 레이저 다이오드 발진부의 구성도.

도 2는 페브리-페롯 레이저 다이오드의 발진특성을 나타내는 스펙트럼도.

도 3은 일반적인 분포 귀환 레이저 다이오드 발진부의 구성도.

도 4는 분포 귀환 레이저 다이오드의 발진특성을 나타내는 스펙트럼도.

도 5는 본 발명의 바람직한 실시예에 따른 듀얼 타입 레이저 다이오드를 나타내는 절개사시도.

도 6은 본 발명의 바람직한 실시예에 따른 듀얼 타입 레이저 다이오드의 개략적인 평면도.

도 7 내지 도 19는 본 발명의 바람직한 실시예에 따른 듀얼 타입 레이저 다이오드의 제조공정을 나타내는 도면.

<도면의 주요 참조부호에 대한 설명>

100: N형 InP 기판 101: 분포 귀환 발진부

102: 활성층 103: 회절격자

104: 페브리-페롯 발진부 107: 전류 차단층

108: 클래드층 109: 'U'자형 채널

112,112': P형 전극 113: N형 전극

200: 보호막

본 발명은 레이저 다이오드 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 페브리-페롯(Fabry-Perot) 발진모드와 분포 귀환(Distributed feed back) 발진모드를 모두 구비한 듀얼(Dual) 타입 레이저 다이오드와 그 제조방법에 관한 것이다.

반도체 레이저 다이오드 중 페브리-페롯 레이저 다이오드(FP-LD)는 도 1에 도시된 바와 같이 P형 InP 기판(10)과 N형 InP 기판(12) 사이에 다중 양자우물 구조의 이중 헤테로 구조층(Double heterostructure layer; DH층)(11)를 구비하며, 상호 마주보는 벽개면(Cleaved facet)에 의해 공진기가 구성되어 다중 모드의 레이저 발진특성을 제공한다.

FP-LD는 공진기 내에서 공진하는 모든 파장에 대하여 광손실(Optical loss)이 동일하며, 이에 따라 인접한 어느 두 파장에서의 광손실과 광이득(Optical gain) 차이가 미세하고 이득 피크파장 주변에서 많은 파장이 발진하는 다중 모드 스펙트럼 특성(도 2 참조)을 나타낸다.

한편, FP-LD와 더불어 통신용 광모듈에 널리 사용되는 분포 귀환 레이저 다이오드(DFB-LD)는 도 3에 도시된 바와 같이 DH층(11) 하부에 회절격자(Diffracting grating)(13)를 더 구비하여 특정 파장대의 광을 선택적으로 반사하는 단일 모드의 레이저 발진특성을 제공하게 된다.

DFB-LD는 FP-LD와는 달리 그레이팅(Grating) 구조에 의해 공진기 내에서 공진하는 모든 파장의 광손실이 상이하고, 이득 피크 부근의 두 파장에서의 광손실과 광이득 차이가 커서 하나의 파장만이 발진하게 되는 단일 모드 스펙트럼 특성(도 4 참조)을 나타낸다.

상술한 바와 같이 FP-LD와 DFB-LD는 전혀 다른 구조와 특성을 갖는다. 이로 인해, 종래의 통신용 광모듈은 그 용도에 따라 FP-LD나 DFB-LD가 선택되어 스템, 렌즈 등과 함께 패키징된 TO-CAN 타입으로 제공되었다.

그러나, 이와 같이 레이저 다이오드의 타입별로 패키지를 제작할 경우 부품수나 제조비용이 많이 소요되고, 광모듈을 소형화하기가 곤란한 취약점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 하나의 소자에서 FP-LD와 DFB-LD의 발진특성을 모두 제공할 수 있는 구조를 가진 레이저 다이오드 및 그 제조방법을 제공하는 데 그 목적이 있다.

상기와 같은 목적을 달성하기 위해 본 발명에 따른 듀얼 타입 레이저 다이오드는 분포 귀환 발진부와 페브리-페롯 발진부를 하나의 칩 내에 배치한 구성을 갖는다.

즉, 본 발명의 바람직한 실시예에 따른 듀얼 타입 레이저 다이오드는, 단일 모드의 레이저 광을 생성하는 분포 귀환 발진부; 다중 모드의 레이저 광을 생성하는 페브리-페롯 발진부; 및 상기 분포 귀환 발진부와 페브리-페롯 발진부로 전류를 주입하기 위한 전극을 포함하고, 상기 분포 귀환 발진부, 페브리-페롯 발진부 및 전극이 하나의 칩에 구비된 것을 특징으로 한다.

분포 귀환 발진부와 페브리-페롯 발진부에는, 주입된 전류를 광으로 변환하는 다중 양자우물 구조의 활성층이 구비되는 것이 바람직하다.

듀얼 타입 레이저 다이오드에는 상기 분포 귀환 발진부와 페브리-페롯 발진부의 공통적인 베이스가 되는 InP 기판;이 포함되고, 상기 분포 귀환 발진부의 활성층과 상기 InP 기판 사이에는 상기 활성층에서 생성된 광 중 어느 하나의 파장을 선택적으로 반사시키는 회절격자;가 구비되는 것이 바람직하다.

바람직하게, 상기 활성층을 구비한 이중 헤테로 구조층은 메사 구조로 형성되고, 상기 InP 기판 위에 형성되되, 상기 메사 구조의 양측까지 연장된 전류 차단층; 상기 전류 차단층과 활성층 상부를 덮는 클래드층; 및 상기 메사 방향과 나란하도록 상기 활성층으로부터 이격되고, 상기 클래드층과 전류 차단층을 상기 기판 표면까지 식각하여 형성된 'U'자형 채널;을 포함할 수 있다.

'U'자형 채널은 상기 분포 귀환 발진부와 페브리-페롯 발진부 사이에 1~4개 가 형성되는 것이 바람직하다.

분포 귀환 발진부와 페브리-페롯 발진부 사이의 거리는 30~100㎛인 것이 바람직하다.

본 발명의 다른 측면에 따르면, 베이스 기판 상부에 보호막을 형성하는 제1단계; 상기 보호막의 일부를 회절격자 패턴이 형성될 수직한 방향으로 선택적으로 제거하는 제2단계; 상기 보호막 제거영역의 기판을 식각하여 회절격자를 형성하는 제3단계; 상기 보호막의 나머지 부분을 제거하여 해당 기판 표면을 노출시키는 제4단계; 상기 회절격자와, 상기 회절격자 이외의 기판 표면에 활성층을 구비한 이중 헤테로 구조층을 성장시키는 제5단계; 상기 이중 헤테로 구조층 상부에 클래드층을 성장시키는 제6단계; 및 상기 클래드층 상부와 상기 기판 하부에 전극을 형성하는 제7단계;를 포함하는 듀얼 타입 레이저 다이오드 제조방법이 제공된다.

제1단계에서는, SiO ₂ 또는 Si ₃ N ₄ 를 증착하여 상기 보호막을 형성하는 것이 바람직하다.

제2단계는 포토 리소그래피 공정에 의해 수행되고, 제3단계에서는, 레이저 홀로그램 포토 리소그래피 공정과 HBr 계열의 식각용액을 사용하는 식각공정을 수행하여 상기 회절격자 패턴대로 기판을 식각하는 것이 바람직하다.

제5단계에서는, 상기 회절격자와, 상기 회절격자 이외의 기판 표면에 대하여 상기 이중 헤테로 구조층을 일괄적으로 성장시킨 후, 상기 이중 헤테로 구조층을 발진 영역별로 선택적으로 식각하는 것이 바람직하다.

바람직하게, 상기 제5단계는 이중 헤테로 구조층을 메사(Mesa) 구조로 식각하도록 수행될 수 있다.

제6단계 이후에는 상기 발진 영역들 사이에 'U'자형 채널을 형성하는 단계;가 더 수행될 수 있다.

상기 제5단계에서는, 상기 회절격자를 포함하는 분포 귀환 발진부와, 상기 회절격자를 포함하지 않는 페브리-페롯 발진부 사이의 거리가 30~100㎛가 되도록 상기 이중 헤테로 구조층에 대한 식각을 수행하는 것이 바람직하다.

제7단계에서, 상기 클래드층 상부에 형성되는 전극은 상기 분포 귀환 발진부와 페브리-페롯 발진부에 대응하도록 분할 형성되고, 상기 기판 하부에 형성되는 전극은 상기 페브리-페롯 발진부와 분포 귀환 발진부에 대하여 공통적으로 형성되는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 5는 본 발명의 바람직한 실시예에 따른 듀얼 타입 레이저 다이오드의 구성을 도시하는 절개사시도이다.

도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 듀얼 타입 레이저 다이오드는 공통 베이스인 N형 InP 기판(100)과, N형 InP 기판(100) 위에서 마련된 분포 귀환 발진부(101) 및 페브리-페롯 발진부(104)와, 상기 발진부들(101,104)에 대하여 전류를 주입하는 전극(112,112',113)을 포함한다.

분포 귀환 발진부(101)는 전류 주입시 단일 모드의 레이저 광을 생성하도록 발진하는 부분으로서, 주입된 전류를 광으로 변환하는 다중 양자우물 구조의 활성층(102)과, 활성층(102)과 N형 InP 기판(100) 사이에 구비되어 상기 활성층(102)에서 생성된 광 중 어느 하나의 파장을 선택적으로 반사시키는 회절격자(103)를 구비한다.

페브리-페롯 발진부(104)는 분포 귀환 발진부(101)로부터 소정 거리 이격되도록 N형 InP 기판(100) 위에 형성되고, 전류 주입시 발진하여 다중 모드의 레이저 광을 생성한다. 분포 귀환 발진부(101)와 마찬가지로 페브리-페롯 발진부(104)에는 주입된 전류를 광으로 변환하는 다중 양자우물 구조의 활성층(102)이 마련되나, 회절격자는 구비되지 않는다.

분포 귀환 발진부(101)와 페브리-페롯 발진부(104)의 발진파장은 활성층(102)을 포함하는 이중 헤테로 구조층(Double heterostructure layer; DH층), 회절격자(103)(분포 귀환 발진부(101)의 경우) 등에 의해 다양한 광통신용 파장으로 결정된다. 그 바람직한 광파장으로는 1310㎚, 1490㎚, 1510㎚, 1550nm 등을 들 수 있 다.

분포 귀환 발진부(101)와 페브리-페롯 발진부(104) 사이의 거리(도 19의 L ₁ 참조)는, 회절격자(103) 형성을 위한 선택적 식각공정의 최적 조건에 따라 30~100㎛로 결정된다. 또한, 분포 귀환 발진부(101)의 가장자리로부터 페브리-페롯 발진부(104)의 가장자리에 이르는 가로 길이(도 19의 L ₂ 참조), 즉 광 발진 방향에 수직한 방향의 길이는 200~400㎛로 결정되는 것이 바람직하다.

분포 귀환 발진부(101)와 페브리-페롯 발진부(104)의 활성층(102)을 포함하는 DH층은 메사 구조로 형성되고, 각 메사 구조의 양측에는 전류 차단층(107)이 접촉되어 주입된 전류가 활성층(102) 이외의 영역으로 누설되는 것을 차단한다. 여기서, 전류 차단층(107)은 N형 InP 기판(100) 위에 형성되되 메사 구조의 측면까지 연장된 P형 전류 차단층(105)과, P형 전류 차단층(105) 위에 형성되되 상기 메사 구조의 측면까지 연장된 N형 전류 차단층(106)의 적층 구조를 갖는다.

전류 차단층(107)과 활성층(102)의 상부에는 P형 InP의 클래드층(108)이 구비되고, 분포 귀환 발진부(101)와 페브리-페롯 발진부(104) 사이에는 클래드층(108)과 전류 차단층(107)을 식각하여 형성된 'U'자형 채널(109)이 구비되어 기생 정전용량을 감소시킨다. 여기서, 'U'자형 채널(109)은 회절격자(103) 형성을 위한 선택적 식각공정의 최적 조건과, 기생 정전용량의 감소효율을 감안할 때 상기 분포 귀환 발진부(101)와 페브리-페롯 발진부(104) 사이에 1~4개가 형성되는 것이 바람직하다.

'U'자형 채널(109)은 상기 메사 방향과 나란하도록 활성층(102)으로부터 이격되는 한편, 클래드층(108)과 전류 차단층(107)을 N형 InP 기판(100) 표면까지 식각하여 형성될 수 있다.

클래드층(108) 상면에는 오믹컨택층(Ohmic contact layer)(110)과 표면 보호용 절연막(111)이 형성된 후, 포토 리스그래피와 금속막 증착공정에 의해 상기 분포 귀환 발진부(101)와 페브리-페롯 발진부(104)에 대응하도록 P형 전극(112,112')이 증착되고(도 6 참조), N형 InP 기판(100)의 하면에는 공통전극인 N형 전극(113)이 증착된다.

상기와 같은 'U'자형 채널(109)과 P형 전극(112,112') 및 N형 전극(113)의 연결 관계에 따르면, N형 전극(113)에 대하여 분포 귀환 발진부(101) 또는 페브리-페롯 발진부(104)의 P형 전극(112,112')을 선택적으로 단락시킴으로써 상기 분포 귀환 발진부(101)와 페브리-페롯 발진부(104)를 독립적으로 구동하는 것이 가능하다.

P형 전극(112,112')과 N형 전극(113)으로는, Ti(티타늄)/Pt(백금)/Au(금)의 다중층 전극이 바람직하게 사용되고, Cr(크롬)/Au(금)의 이중층 전극이 사용될 수 있다. 여기서, Ti/Pt/Au 다중층 전극의 경우, Ti 막의 두께는 300~500Å, Pt 막의 두께는 400~700Å, Au 막의 두께는 5000~8000Å인 것이 바람직하다. 또한, Cr/Au 이중층 전극의 경우, Cr 막의 두께는 500~700Å, Au 막의 두께는 5000~8000Å인 것이 바람직하다.

P형 전극(112,112') 및 N형 전극(113)의 형성 후 듀얼 타입 레이저 다이오드 는 칩 바(Chip bar) 단위로 절단된 후 절단면(Facet) 한쪽은 무반사막(114)이 코팅되고, 다른 쪽은 고반사막(115)이 코팅된다.

그러면, 도 7 내지 도 19를 참조하여 본 발명의 바람직한 실시예에 따른 듀얼 타입 레이저 다이오드의 제조방법을 설명하기로 한다.

먼저, 도 7에 도시된 바와 같이 N형 InP 기판(100) 상부에 SiO ₂ 또는 Si ₃ N ₄ 를 증착하여 보호막(200)을 형성한 후, 도 8에 도시된 바와 같이 보호막(200)을 부분적으로 제거하는 공정이 수행된다. 상기 보호막(200)의 증착은 통상의 PECVD(플라즈마 화학기상증착), LPCVD(저압 화학기상증착), 스퍼터링(Sputtering) 등의 공정을 사용하여 수행될 수 있으며, 그 증착 두께는 500~2000Å인 것이 바람직하다.

여기서, SiO ₂ , Si ₃ N ₄ 등 실리콘 계열의 물질은 InP 계열이나 InGaAsP 계열의 기판과 복합체를 형성하지 않으며, 일반적인 그레이팅 공정에 사용되는 HBr(브롬화수소)와 반응하지 않으므로 보호막(200) 재료로 적합하다.

상기 보호막(200)의 제거는 통상의 포토 리소그래피(Photo lithography) 공정에 의해 수행될 수 있다. 즉, 반도체 공정에 사용되는 스핀 코터(Spin coater)와 PR(Photo resister)을 이용하여 보호막(200) 상면에 PR막을 코팅한 후 포토 리소그래피용 얼라이너(Aligner)와 포토 마스크(Photo mask)를 이용해 회절격자(103)의 패턴대로 PR에 대한 정렬과 노광을 수행한다.

이어서 노광된 PR막을 현상액을 이용해 제거하고, 그에 따라 노출되는 줄무늬 형상의 보호막은 BOE(Buffered Oxide Etchant)와 같은 화공약품, RIE 등DML 장 비를 이용해 제거한다.

회절격자(103) 패턴이 형성될 수직한 방향으로 보호막(200)을 제거한 후에는 줄무늬 형상의 보호막(200) 제거영역에 대하여 다시 포토 리소그래피 공정과 식각공정을 수행하여 도 9 및 도 10에 도시된 바와 같이 회절격자(103)를 형성하는 공정이 진행된다. 즉, 줄무늬 형상이 새겨진 N형 InP 기판(100) 표면에 대하여 PR 코팅을 한 후, 레이저 홀로그램과 PR 현상액을 이용하여 회절격자(103) 식각용 패턴을 형성하고, HBr 계열의 식각용액을 사용하여 회절격자(103)를 선택적으로 식각한다.

이때, N형 InP 기판(100)의 나머지 부분에 블록(Block)화 되어 있는 보호막(200)은 전술한 바와 같이 HBr 계열의 식각용액에 반응하지 않으므로 회절격자(103)의 선택적인 식각이 가능하다. 도 11에는 웨이퍼 형태의 InP 기판을 식각하여 형성된, 반복되는 요철 구조를 가진 회절격자(103)의 실제 사진이 도시되어 있다.

다음으로, 도 12에 도시된 바와 같이 상기 보호막(200)의 나머지 부분을 BOE 등으로 제거하여 해당 영역의 기판 표면(202)을 노출시키는 공정이 수행되고, 이어서 도 13에 도시된 바와 같이 회절격자(103)와, 상기 회절격자(103) 이외의 기판 표면에 활성층(102)을 구비한 DH층(102')을 성장시키는 공정이 진행된다.

상기 DH층(102')의 성장은 MOCVD(수정화학기상증착) 장비 내에서 이루어지며, 성장 공정을 마친 후에는 DH층(102') 위에 보호막(200)을 증착시킨 후, 도 14에 도시된 바와 같이 발진 영역(101,104)별로 메사 구조를 형성하는 웨이퍼 에칭공정이 진행된다. 도 14에서, 회절격자(103)가 존재하는 쪽은 분포 귀환 발진부(101) 가 되고, 회절격자(103)가 없는 쪽은 페브리-페롯 발진부(104)가 된다.

상기 보호막(200)은 SiO ₂ , Si ₃ N ₄ 등 실리콘 계열의 물질을 재료로 하여 PECVD, LPCVD, 스퍼터링 등의 공정을 통해 증착되며, 그 증착두께는 500~2000Å인 것이 바람직하다. 또한, 메사 구조는 상술한 회절격자(103) 식각공정과 마찬가지로 포토 리소그래피 공정과 HBr 계열의 식각용액을 사용하는 식각공정에 의해 형성된다.

이후, 도 15에 도시된 바와 같이 메사의 양측과 접하도록 N형 InP 기판(100) 위에 P형 InP를 성장시켜 P형 전류 차단층(105)을 형성하고, 다시 도 16에 도시된 바와 같이 P형 전류 차단층(105) 위에 N형 InP를 성장시켜 N형 전류 차단층(106)을 형성하는 공정이 수행된다.

전류 차단층(107)을 형성한 후에는, 도 17에 도시된 바와 같이 상기 전류 차단층(107)과 DH층(102') 상부에 P형 InP의 클래드층(108)을 성장시키고, 이어서 도 18에 도시된 바와 같이 분포 귀환 발진부(101)와 페브리-페롯 발진부(104) 사이에 'U'자형 채널(109)을 식각하는 공정이 진행된다.

'U'자형 채널(109)은 상기 메사 방향과 나란하되 그 단면이 실질적인 'U'자형을 이루도록 식각되고, 회절격자(103) 형성을 위한 선택적 식각공정의 최적 조건과, 기생 정전용량의 감소효율을 감안할 때 상기 분포 귀환 발진부(101)와 페브리-페롯 발진부(104) 사이에 2개(도 18 참조), 혹은 3개(도 19 참조)가 정도가 형성되는 것이 바람직하며, 그 채널폭은 10~40㎛로 형성되는 것이 바람직하다. 여기서, 'U'자형 채널(109)은 클래드층(108)과 전류 차단층(107)을 식각하여 N형 InP 기판(100) 표면까지 이르도록 형성될 수 있다.

'U'자형 채널(109)의 식각이 완료된 후에는, 클래드층(108) 상면에 오믹컨택층(110)과 표면 보호용 절연막(111)을 형성하는 공정과, 포토 리스그래피와 금속막 증착공정으로 상기 분포 귀환 발진부(101)와 페브리-페롯 발진부(104)에 대응하도록 P형 전극(112,112')을 증착하는 공정과, N형 InP 기판(100)의 하면에는 공통전극인 N형 전극(113)을 증착하는 공정이 수행된다.

P형 전극(112,112')과 N형 전극(113)의 증착공정은, Ti/Pt/Au의 다중층 전극이나 Cr/Au의 이중층 전극을 사용해 수행하고, 특히 'U'자형 채널(109)의 측벽 부분에 대한 증착은, 증착 두께 저하를 보상하기 위하여 증착각도를 기울여 두번 이상 증착하는 것이 바람직하며, 이를 위해 도금공정 등이 사용될 수 있다.

P형 전극(112,112') 및 N형 전극(113)의 증착을 완료한 후, 웨이퍼를 칩 바(Chip bar) 단위로 절단한 후 절단면(Facet) 한 쪽은 무반사막(114)을 코팅하고, 다른 쪽은 고반사막(115) 코팅을 수행하게 되면 도 5에 도시된 바와 같은 듀얼 타입 레이저 다이오드가 제조된다.

이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 따른 듀얼 타입 레이저 다이오드는 SoC(System on a Chip) 타입으로 제조되어 분포 귀환 발진특성과 페브리-페롯 발진특성을 갖는 두 가지 광원을 칩 내에 장착한 효과를 제공한다.

따라서, 대량의 광모듈을 실장해야 하는 초고속 광통신 시스템에 본 발명을 적용할 경우 시스템 구축 비용의 절감과 장치의 소형화에 기여할 수 있다.