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包括激光屏障图案的图像 传感器

阅读：122发布：2020-05-11

专利汇可以提供包括激光屏障图案的图像传感器专利检索，专利查询，专利分析的服务。并且提供了一种图像传感器。所述图像传感器包括：基底，包括多个单元像素；堆叠结构，位于基底上；以及栅格图案，在堆叠结构上位于所述多个单元像素中的相邻单元像素之间。栅格图案包括下栅格图案和下栅格图案上的上栅格图案，下栅格图案包括氧化镧(LaO)、非晶硅 (a-Si)或多晶硅 (poly-Si)，上栅格图案包括导电材料。，下面是包括激光屏障图案的图像传感器专利的具体信息内容。

权利要求

1.一种图像传感器，所述图像传感器包括：
基底，包括多个单元像素；
堆叠结构，位于基底上；以及
栅格图案，在堆叠结构上位于所述多个单元像素中的相邻单元像素之间，其中，栅格图案包括下栅格图案和下栅格图案上的上栅格图案，下栅格图案包括氧化镧、非晶硅或多晶硅，并且上栅格图案包括导电材料。
2.如权利要求1所述的图像传感器，其中，下栅格图案具有1nm至20nm的厚度。
3.如权利要求1所述的图像传感器，其中，上栅格图案包括第一上栅格图案和第二上栅格图案，第一上栅格图案和第二上栅格图案包括不同的材料。
4.如权利要求3所述的图像传感器，其中，第一上栅格图案包括导电材料，并且第二上栅格图案包括低折射率材料。
5.如权利要求4所述的图像传感器，其中，第二上栅格图案的低折射率材料的折射率在
1.0至1.3的范围内。
6.如权利要求1所述的图像传感器，其中，栅格图案还包括在栅格图案的侧壁的下部中的凹的凹进。
7.如权利要求6所述的图像传感器，其中，下栅格图案的两个侧壁之间的最短宽度小于上栅格图案的两个侧壁之间的最短宽度。
8.如权利要求6所述的图像传感器，其中，上栅格图案的底表面通过凹进部分地暴露。
9.如权利要求1所述的图像传感器，其中，堆叠结构包括：
第一绝缘层，与基底接触，第一绝缘层包括氧化铝；
抗反射层，位于第一绝缘层上；以及
第二绝缘层，位于抗反射层上并且包括氧化硅。
10.如权利要求9所述的图像传感器，所述图像传感器还包括位于第二绝缘层和栅格图案上的保护层。
11.如权利要求10所述的图像传感器，其中，保护层包括氧化铝。
12.如权利要求10所述的图像传感器，其中，保护层的厚度大于或等于下栅格图案的厚度。
13.如权利要求10所述的图像传感器，其中，上栅格图案在其平面图中包括与下栅格图案叠置的中心部分和从中心部分的两侧延伸的悬突部。
14.如权利要求13所述的图像传感器，其中，保护层与悬突部的底表面接触。
15.如权利要求13所述的图像传感器，其中，下栅格图案通过HCl溶液、稀硫酸过氧化物溶液和NH4OH溶液中的一种来湿蚀刻。
16.一种图像传感器，所述图像传感器包括：
基底，包括在像素区域和与像素区域相邻的光学黑色区域中的光电二极管；以及光学黑色图案，位于光学黑色区域中，
其中，光学黑色图案的侧壁的下端分别具有凹的凹进。
17.如权利要求16所述的图像传感器，其中，光学黑色图案包括下黑色图案，下黑色图案包括氧化镧、非晶硅和多晶硅中的至少一种。
18.如权利要求16所述的图像传感器，所述图像传感器还包括：
垫区域，位于光学黑色区域的外部；
通路插塞，设置在垫区域中并延伸穿过基底；以及
堆叠结构，位于像素区域、光学黑色区域和垫区域之上。
19.如权利要求18所述的图像传感器，其中，通路插塞包括：
上垫图案，包括穿过基底的芯部分和使芯部分的上部水平延伸的垫部分，芯部分的上部位于比堆叠结构高的位置处，使得堆叠结构位于芯部分的上部和基底之间；以及下垫图案，位于上垫图案和堆叠结构之间。
20.如权利要求18所述的图像传感器，其中，在通路插塞的两个侧壁的下端中形成凹的凹进。

说明书全文

包括激光屏障图案的图像传感器

[0001] 本申请要求于2018年10月10日在韩国知识产权局(KIPO)提交的第10-2018-0120756号韩国专利申请的优先权和权益，所述韩国专利申请的公开内容通过引用全部包含于此。

技术领域

[0002] 符合示例性实施例的设备和方法涉及包括激光屏障图案的图像传感器以及制造其的方法。

背景技术

[0003] 图像传感器是被配置为通过利用半导体的对入射光起反应的性质来获取图像的装置。图像传感器可以包括光电转换单元和逻辑电路单元，光电转换单元被配置为将入射光转换成电信号，逻辑电路单元被配置为处理电信号以生成数据。图像传感器可以通过利用改变入射在光电转换单元的外部区域上的光的路径的微透镜阵列来改善其光学灵敏度，使得光聚集在光电转换单元上。

[0004] 随着半导体器件变得高度集成，图像传感器也会高度集成。结果，会减小单个像素的尺寸。发明内容

[0005] 发明构思的示例实施例针对提供一种具有改善的灵敏度的图像传感器。

[0006] 此外，发明构思的示例实施例针对一种制造具有改善的灵敏度的图像传感器的方法。

[0007] 根据一些示例实施例，提供了一种图像传感器，所述图像传感器包括：基底，包括多个单元像素；堆叠结构，位于基底上；以及栅格图案，在堆叠结构上位于所述多个单元像素中的相邻单元像素之间。栅格图案包括下栅格图案和下栅格图案上的上栅格图案，下栅格图案包括氧化镧(LaO)、非晶硅(a-Si)或多晶硅(poly-Si)，上栅格图案包括导电材料。

[0008] 根据一些示例实施例，提供了一种图像传感器，所述图像传感器包括：基底，包括在像素区域和与像素区域相邻的光学黑色区域中的光电二极管；以及光学黑色图案，位于光学黑色区域中。凹的凹进分别位于光学黑色图案的侧壁的下端中。附图说明

[0009] 图1是示意性地示出根据发明构思的一些示例实施例的图像传感器的平面图。

[0010] 图2是根据图1的一些示例实施例的沿线I-I'截取的垂直剖视图。

[0011] 图3和图4是根据图1的一些示例实施例的沿线I-I'截取的垂直剖视图。

[0012] 图5是根据图1的一些示例实施例的沿线II-II'截取的垂直剖视图。

[0013] 图6至图15是根据图2的一些示例实施例的区域A的放大视图。

[0014] 图16是根据图2的一些示例实施例的区域B的放大视图。

[0015] 图17是根据图2的一些示例实施例的区域C的放大视图。

[0016] 图18至图24是示出根据图1的一些示例实施例的制造具有沿线I-I'截取的剖面的图像传感器的方法的工艺剖视图。

具体实施方式

[0017] 现在将参照其中示出了发明构思的示例实施例的附图来更充分地描述发明构思。贯穿本申请，同样的附图标记可以表示同样的元件。如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。注意的是，关于一个实施例描述的多个方面可以包含在不同的实施例中，尽管没有相对于其具体描述。即，可以以任何方式和/或结合对所有实施例和/或任何实施例的多个特征进行组合。

[0018] 图1是示意性地示出根据发明构思的一些示例实施例的图像传感器的平面图。图2是根据图1的一些示例实施例的沿线I-I'截取的垂直剖视图。

[0019] 参照图1和图2，图像传感器100可以包括基底10、互连结构20和21、第一绝缘层31、抗反射层32、第二绝缘层33、滤色器CF、栅格图案40、光学黑色图案47、通路插塞48和49、保护层50以及微透镜60。

[0020] 基底10可以包括半导体基底。例如，基底10可以包括单晶硅，并且在一些实施例中，可以包括硅外延层。基底10可以包括第一表面10a和第二表面10b。例如，第一表面10a可以是前表面，第二表面10b可以是后表面。图像传感器100可以是被配置为响应于通过基底10的后表面10b入射的光而生成图像数据的背侧照明图像传感器(BIS)。

[0021] 基底10可以包括像素区域PIX、光学黑色区域OB和垫(pad，或称为“焊盘”)区域PAD。光学黑色区域OB可以设置在像素区域PIX和垫区域PAD之间。例如，光学黑色区域OB可以被设置成至少部分地围绕像素区域PIX的边缘。像素区域PIX可以包括以矩阵形式布置的多个单元像素15以及限定单元像素15的阻光区域17。

[0022] 光电二极管PD和元件隔离层13可以设置在基底10中。光电二极管PD可以设置成与单元像素15对应。光电二极管PD可以包括P型掺杂区和N型掺杂区。元件隔离层13可以设置在像素区域PIX中的单元像素15之间。如图2中所示，元件隔离层13可以穿过基底10，从而从第一表面10a延伸到第二表面10b。如上构造的元件隔离层13可以通过前侧深沟槽隔离(FDTI)工艺形成。

[0023] 互连结构20和21可以设置在基底10的第一表面10a上。互连结构20和21可以包括层间绝缘层20和互连件(在下文中，也可称为布线)21。层间绝缘层20可以是单片层，或者在其它实施例中可以通过使多个层结合来形成。例如，图2的层间绝缘层20可以通过使至少两个层结合形成，所述至少两个层可以沿结合表面10c结合。多条布线21可以设置在层间绝缘层20中。尽管未在附图中示出，但是支撑基底可以附着到互连结构20和21。

[0024] 堆叠结构30可以设置在基底10的第二表面10b上，该堆叠结构30通过顺序堆叠第一绝缘层31、抗反射层32和第二绝缘层33形成。堆叠结构30可以是入射光穿过其的透光层。

[0025] 第一绝缘层31可以由具有负固定电荷(negative fix charge)的材料制成。在一些实施例中，第一绝缘层31可以由金属氧化物膜或掺氟金属氧化物膜形成。第一绝缘层31可以由包含一种或更多种金属材料的金属氧化物或掺氟金属氧化物形成，所述金属材料诸如但不限于铝(Al)、铪(Hf)、锆(Zr)、钽(Ta)、钛(Ti)、钇(Y)和/或镧系元素(La)。例如，第一绝缘层31可以是氧化铝(Al2O3)。第一绝缘层31可以使空穴累积在基底10的第二表面10b周围，从而有效地减少暗电流和白斑。

[0026] 可以控制抗反射层32的折射率以抑制入射光的反射并确保高透射率。抗反射层32可以减少或防止入射光的反射，使得入射光可以通过滤色器CF顺利地到达单元像素15的光电二极管PD。例如，抗反射层32的折射率可以大于或等于约2.0且小于或等于约2.5，但是发明构思的实施例不限于此。抗反射层32的材料和厚度可以基于入射光的波长而变化。例如，抗反射层32可以是单层、单片层或多层。在抗反射层32形成在光入射在其上的微透镜60和滤色器CF下方的意义上，抗反射层32可以称为底部抗反射层(BARL)。

[0027] 第二绝缘层33可以是物理上和化学上保护图像传感器100的绝缘层。在具有背侧深沟槽隔离(BDTI)的图像传感器100中，第二绝缘层33可以至少部分地填充BDTI的间隙。第二绝缘层33吸收入射光中的红外线，以改善图像传感器100的灵敏度。例如，第二绝缘层33可以包括一种或多种材料，所述材料诸如但不限于氧化硅(SiO2)和/或碳氧化硅(SiOC)。

[0028] 在像素区域PIX中，滤色器CF、栅格图案40和微透镜60可以设置在堆叠结构30上。滤色器CF可以包括基于单元像素15的红色、绿色或蓝色滤色器CF。滤色器CF可以被二维布置，并且可以包括黄色滤色器、品红色滤色器和/或青色滤色器。滤色器CF还可以包括白色滤色器。当图像传感器100包括红外光电二极管时，图像传感器100可以包括与红外光电二极管对应的红外(IR)滤色器。

[0029] 栅格图案40可以在第二绝缘层33上设置在滤色器CF之间。栅格图案40可以设置在单元像素15之间的阻光区域17中。例如，栅格图案40可以在其平面图中与元件隔离层13叠置。例如，栅格图案40可以具有栅格形状，栅格形状具有行和列。栅格图案40可以反射斜入射在基底10上的入射光，从而使得更多的入射光到达光电二极管PD并且减少或防止串扰。保护层50可以至少部分地覆盖第二绝缘层33和栅格图案40。保护层50可以设置在第二绝缘层33和滤色器CF之间以及栅格图案40和滤色器CF之间。保护层50的覆盖栅格图案40的上表面的部分的上表面的水平通常可以对应于或低于滤色器CF的上表面的水平。即，栅格图案
40和保护层50可以与滤色器CF大致共面。保护层50可以用于减少或防止湿气吸收。保护层
50可以保护滤色器CF周围的绝缘层免受湿气和灰尘的影响，以减少或防止滤色器CF的色散劣化。在一些实施例中，保护层50可以包括氧化铝(Al2O3)。

[0030] 与各个滤色器CF对应的微透镜60可以设置在滤色器CF上。微透镜60可以形成为与相应的滤色器CF叠置。微透镜60具有凸形状，并且可以具有预定的曲率半径。微透镜60可以改变入射在光电二极管PD之外的区域上的光的路径，以将光聚集到光电二极管PD中。

[0031] 光学黑色图案47和参考像素16可以设置在光学黑色区域OB中。控制电路(未示出)可以包括在光学黑色区域OB中。参考像素16可以包括设置在基底10内部的光电二极管(在下文中，也可称作“参考光电二极管”)PD和被配置为传输由参考光电二极管PD产生的电荷的参考晶体管(未示出)。

[0032] 光学黑色图案47可以设置在堆叠结构30上，以在一些实施例中覆盖整个光学黑色区域OB。光学黑色图案47可以设置成覆盖参考像素16和参考晶体管(未示出)。光学黑色图案47的一端可以延伸，并且因此光学黑色图案47的一部分可以延伸到像素区域PIX。光学黑色图案47的另一端可以延伸，并且因此光学黑色图案47的一部分可以延伸到垫区域PAD。光学黑色图案47可以至少部分地被保护层50覆盖，保护层50至少部分地覆盖像素区域PIX中的栅格图案40。

[0033] 光学黑色图案47可以阻挡入射在参考像素16上的光。例如，参考晶体管可以传输和感测可以从光被阻挡到其的参考光电二极管PD产生的电荷量，并且将感测到的电荷量当作参考电荷量。可以将参考电荷量与从参考像素16传输的单元电荷量进行比较，并且可以根据单元电荷量和参考电荷量之间的差来计算从每个参考像素16感测到的信号。

[0034] 通路插塞48和49可以设置在垫区域PAD中。通路插塞48和49可以通过穿过层间绝缘层20与互连件21接触，并且可以电连接到布线21。

[0035] 图3和图4是根据图1的一些示例实施例的沿线I-I'截取的垂直剖视图。图5是根据图1的一些示例实施例的沿线II-II'截取的垂直剖视图。在图1至图5中，相同的附图标记表示相同的组件，为了简单起见，下面将省略对其的冗余描述。

[0036] 参照图3，设置在像素区域PIX中的栅格图案40上的保护层50的高度可以小于滤色器CF的高度。设置在光学黑色区域OB中的光学黑色图案47上的保护层50的高度也可以小于滤色器CF的高度。

[0037] 参照图4，元件隔离层13和堆叠结构30可以穿过基底10的第二表面10b并且可以与第一表面10a间隔开。元件隔离层13和堆叠结构30可以在BDTI工艺中形成。在一个实施例中，元件隔离层13可以被省略并且堆叠结构可以接触基底10的第二表面10b。参照图5，可以布置栅格图案40，使得多个栅格图案40中的至少一些栅格图案40的中心线被定位成在其平面图中与元件隔离层13的中心线不对齐。尽管未在附图中示出，但栅格图案40的中心线可以是竖直穿过图5中示出的栅格图案40的剖面的中心的直线，并且元件隔离层13的中心线可以是竖直穿过元件隔离层13的中心的直线。例如，随着栅格图案40在其平面图中设置得越靠近像素区域PIX的中心，其中心线可以设置得越靠近元件隔离层13的中心线。随着栅格图案40设置得距离像素区域PIX的中心越远，其中心线可以设置得距离元件隔离层13的中心线越远。

[0038] 图6和图7是根据图2的一些示例实施例的区域A的放大剖视图。在图1至图7中，相同的附图标记表示相同的组件，为了简单起见，下面将省略对其的冗余描述。

[0039] 参照图2、图6和图7，栅格图案40可以包括下栅格图案41和上栅格图案42。下栅格图案41可以形成栅格图案40的下部并且可以设置在第二绝缘层33上。下栅格图案41可以是在蚀刻工艺中用作蚀刻停止层的蚀刻停止图案。在一个实施例中，下栅格图案41可以包括一种或更多种材料，所述材料诸如氧化物、氮化物、非晶硅(a-Si)和/或多晶硅(Poly-Si)。例如，下栅格图案41可以是氧化镧(LaO)。

[0040] 上栅格图案42可以设置在下栅格图案41上。上栅格图案42可以是激光屏障图案，激光屏障图案反射斜入射在基底10上的入射光以使得更多的入射光到达光电二极管PD。上栅格图案42的厚度可以大于下栅格图案41的厚度。在一些实施例中，上栅格图案42可以是导电材料。例如，上栅格图案42可以包括钨(W)。

[0041] 在一些实施例中，下栅格图案41的厚度Wa可以小于或等于保护层50的厚度Wb。例如，下栅格图案41的厚度Wa可以在1nm至100nm的范围内，并且在一些实施例中可以在1nm至20nm的范围内。随着下栅格图案41的厚度Wa减小，栅格图案40的侧壁可以共形地形成。当保护层50的厚度大于下栅格图案41的厚度Wa时，即使下栅格图案41在蚀刻工艺中被过蚀刻时，保护层50的表面也可以是共形的，并且可以促进在保护层50上的滤色器CF的色散和表面粗糙度的管理。

[0042] 图8至图12是示出根据图2的一些示例实施例的区域A的放大剖视图。在图1至图12中，相同的附图标记表示相同的组件，并且为了简单起见，下面将省略对其的冗余描述。

[0043] 参照图8，上栅格图案42可以是多层结构。在一些实施例中，上栅格图案42可以包括第一上栅格图案42a和第二上栅格图案42b。第一上栅格图案42a和第二上栅格图案42b可以顺序地层叠在下栅格图案41上。第一上栅格图案42a和第二上栅格图案42b可以是包括不同导电材料的金属层。例如，第一上栅格图案42a可以包括一种或更多种材料，所述材料诸如钛(Ti)和/或氮化钛(TiN)。第二上栅格图案42b可以包括钨(W)。在一些实施例中，第一上栅格图案42a的厚度可以小于第二上栅格图案42b的厚度。

[0044] 参照图9和图10，栅格图案40的两个侧壁的下部向内凹进，以在第二绝缘层33和上栅格图案42之间形成凹进R。凹进R可以具有通过使下栅格图案41的两个侧壁向内凹进而形成的凹形状。下栅格图案41的最短宽度w2可以小于上栅格图案42的最短宽度w1。即，下栅格图案41的最短宽度w2可以小于上栅格图案42的底表面的最短宽度w1。如图9中所示，上栅格图案42的底表面的一部分可以通过凹进R被暴露，并且可以与保护层50接触而不与下栅格图案41接触。然而，发明构思的实施例不限于此。当凹进R形成为如图10中所示时，上栅格图案42(例如，第一上栅格图案42a)的底表面可以与整个下栅格图案41接触，并且可以不与保护层50接触。

[0045] 参照图11，上栅格图案42可以包括第一上栅格图案42c和第二上栅格图案42d，第一上栅格图案42c包括导电材料，第二上栅格图案42d包括绝缘材料。第一上栅格图案42c可以设置在下栅格图案41上。在一些示例实施例中，第一上栅格图案42c可以是接地线。光电二极管PD收集在由入射光产生的电子-空穴对之中的电子，并且连接到第一上栅格图案42c的金属线可以用作电子-空穴对的空穴的漏极。例如，第一上栅格图案42c可以包括一种或更多种材料，所述材料诸如钛(Ti)和/或氮化钛(TiN)。

[0046] 第二上栅格图案42d可以设置在第一上栅格图案42c上。在一些实施例中，第二上栅格图案42d可以由具有低折射率(LRI)的材料形成。例如，LRI材料可以由通过沉积或涂覆氧化硅(SiOx)形成的多孔结构或网状结构的二氧化硅纳米颗粒组成。第二上栅格图案42d的折射率可以低于微透镜60或滤色器CF的折射率。例如，第二上栅格图案42d的折射率可以在1.0至1.3的范围内。第二上栅格图案42d可以基本上反射所有的入射光以增加到达光电二极管PD的入射光量。即，包括LRI材料的第二上栅格图案42d可以是激光屏障图案。

[0047] 参照图12，即使当上栅格图案42(例如，第二上栅格图案42d)包括LRI材料时，也可以在上栅格图案42(例如，第一上栅格图案42c)下方形成凹进R。即，下栅格图案41的最短宽度w2可以基本上小于或等于第一上栅格图案42c的底表面的最短宽度w3。

[0048] 图13至图15是示出图2的区域A的一些示例实施例的放大剖视图。在图1至图15中，相同的附图标记表示相同的组件，并且为了简单起见，下面将省略对其的冗余描述。

[0049] 参照图13，上栅格图案42可以具有其的宽度从其下部到上部逐渐减小的锥形形状。上栅格图案42的上端的宽度w4可以小于上栅格图案42的下端的宽度w5。上栅格图案42的两个侧壁可以具有相对于基底10的第二表面10b的斜率。上栅格图案42可以包括在其平面图中不与下栅格图案41叠置的悬突部(OH)部分。即，上栅格图案42可以包括与下栅格图案41叠置的中心部分C和从中心部分C的两侧向外突出的悬突部OH。保护层50可以与悬突部OH的底表面接触。

[0050] 在一些实施例中，下栅格图案41的宽度w6可以基本上小于或等于上栅格图案42的下端的宽度w5，并且可以大于上栅格图案42的上端的宽度w4。在一些实施例中，下栅格图案41的宽度w6可以小于上栅格图案42的上端的宽度w4。

[0051] 参照图14和图15，上栅格图案42可以包括第一上栅格图案42a和42c以及第二上栅格图案42b和42d，第一上栅格图案42a和42c以及第二上栅格图案42b和42d可以包括不同的材料。第一上栅格图案42a和42c可以包括导电材料，第二上栅格图案42b和42d可以包括具有LRI材料的导电材料或绝缘材料。第一上栅格图案42a和42c以及第二上栅格图案42b和42d的宽度可以从其上端到下端逐渐增加。在一些实施例中，第二上栅格图案42b和42d的宽度w8a和w8b可以从其下端到上端是基本上均匀的。在一些实施例中，第一上栅格图案42a和
42c的侧壁相对于基底10的第二表面10b的斜率可以不同于第二上栅格图案42b和42d的侧壁相对于第二表面10b的斜率。第一上栅格图案42a和42c的侧壁的斜率可以小于第二上栅格图案42b和42d的侧壁的斜率。下栅格图案41的宽度可以基本上小于或等于第一上栅格图案42a和42c的下端的宽度w7。第一上栅格图案42a和42c可以包括在其平面图中不与下栅格图案41叠置的悬突部(OH)部分。

[0052] 虽然下栅格图案41的侧表面在图13至图15中示出为直线，但发明构思的实施例不限于此。下栅格图案41的侧表面可以具有如图9中所示的向内凹进的形状。

[0053] 图16是根据图2的一些示例实施例的区域B的放大剖视图。图17是根据图2的一些示例实施例的区域C的放大剖视图。在图1至图17中，相同的附图标记表示相同的组件，并且为了简单起见，下面将省略对其的冗余描述。

[0054] 参照图2和图16，光学黑色图案47可以包括第一黑色图案47a、第二黑色图案47b和第三黑色图案47c。第一黑色图案至第三黑色图案47a、47b和47c可以分别由与栅格图案40的下栅格图案41、第一上栅格图案42a和42c以及第二上栅格图案42b和42d相同的材料形成。例如，第一黑色图案47a可以包括一种或更多种材料，所述材料诸如氧化物、氮化物、非晶硅(a-Si)、多晶硅(Poly-Si)和/或氧化镧(LaO)。第二黑色图案47b可以包括钛(Ti)和/或氮化钛(TiN)，第三黑色图案47c可以包括钨(W)。

[0055] 第一黑色图案47a可以与下栅格图案41具有相同的厚度。例如，第一黑色图案47a的厚度可以小于或等于保护层50的厚度。

[0056] 凹进R可以在光学黑色图案47的两侧上形成在光学黑色图案47的下方。凹进R可以通过使第一黑色图案47a的两个侧壁向内凹地凹进来形成。

[0057] 参照图2和图17，通孔25和通路插塞48和49可以设置在垫区域PAD中。通孔25可穿过基底10并延伸到层间绝缘层20以暴露布线21。通路插塞48和49可以设置在通孔25中。

[0058] 通路插塞48和49可以包括芯图案48和垫图案49。芯图案48可以被垫图案49围绕。芯图案48可以包括导电材料、绝缘材料或其组合。在一些实施例中，芯图案48可以包括碳基材料。

[0059] 垫图案49可以形成为与通孔25的侧壁接触。垫图案49可以包括下垫图案49a和上垫图案49b和49c。下垫图案49a可以由与上述的下栅格图案41和第一黑色图案47a的材料相同的材料形成。下垫图案49a可以置于上垫图案49b和49c与堆叠结构30之间。

[0060] 上垫图案49b和49c可以包括第一上垫图案49b和第二上垫图案49c。例如，第一上垫图案49b可以包括与第一上栅格图案42a和第二黑色图案47b的材料相同的材料，第二上垫图案49c可以包括与第二上栅格图案42b和第三黑色图案47c的材料相同的材料。

[0061] 上垫图案49b和49c可以包括芯部分49b-1和49c-1以及垫部分49b-2和49c-2。芯部分49b-1和49c-1可以设置在通孔25中，并且其上端可以延伸到比堆叠结构30的高度高的位置。垫部分49b-2和49c-2可以通过将芯部分49b-1和49c-1的上部延伸到通孔25的外部来形成。垫部分49b-2和49c-2可以设置在下垫图案49a上。

[0062] 置于上垫图案49b和49c与堆叠结构30之间的下垫图案49a可以在一侧上与上垫图案49b的芯部分49b-1接触，并且可以在相对侧上被暴露。下垫图案49a的相对侧可以凹地凹进以形成诸如上述的栅格图案40的凹进R的结构。

[0063] 图18至图24是示出制造具有沿图1的线I-I'截取的剖面的图像传感器的方法的工艺剖视图。在图1至图24中，相同的附图标记表示相同的组件，并且为了简单起见，下面将省略对其的冗余描述。

[0064] 参照图18和图19，可以在基底10中形成元件隔离层13和光电二极管PD，基底10可以包括在相反的方向上面对的第一表面10a和第二表面10b。基底10的第一表面10a可以是前表面，并且基底10的第二表面10b可以是研磨之前的后表面。在使用掩模图案的蚀刻工艺中，可以在基底10的第一表面10a上形成掩模图案，并且可以从第一表面10a朝向第二表面10b形成沟槽。可以通过用绝缘材料至少部分地填充沟槽来形成元件隔离层13。元件隔离层
13可以将基底10分成多个像素区域PIX。

[0065] 可以通过杂质掺杂工艺在多个单元像素15中的每一个中形成光电二极管PD。可与基底10的第一表面10a相邻地形成光电二极管PD。光电二极管PD可以包括属于不同导电类型的第一杂质区域Pa和第二杂质区域Pb。例如，第一杂质区域Pa可以在基底10内部深处形成，以与基底10的第一表面10a间隔开。第二杂质区域Pb可以是薄的并且形成为与第一表面10a相邻。

[0066] 可以在基底10的第一表面10a上形成互连结构20和21。互连结构20和21可以包括层间绝缘层20和布线21。虽然层间绝缘层20被示出为两个单片层，但在其它实施例中，层间绝缘层20可以是多层。例如，层间绝缘层20可以包括诸如氧化硅的绝缘材料。布线21可以包括诸如金属、金属氧化物、金属氮化物、金属硅化物、多晶硅、导电碳或其组合的导电材料。例如，布线21可以包括一种或更多种材料，所述材料诸如铜(Cu)、钛(Ti)、钨(W)和/或氮化钛。尽管未在附图中示出，但是可以将支撑基底结合到互连结构20和21上。支撑基底可在执行后续工艺中用于支撑基底10以及互连结构20和21。

[0067] 参照图20，可以将基底10反转，使得互连结构20和21设置在基底10的下侧上。可以研磨基底10的第二表面10b，并且因此，可以去除基底10的一部分。在一些实施例中，可以通过研磨工艺暴露元件隔离层13。

[0068] 参照图21，可以在基底10上顺序地层叠第一绝缘层31、抗反射层32、第二绝缘层33和蚀刻停止层34。在一些实施例中，可以在形成第一绝缘层31之前用氧等离子体处理基底10的第二表面10b，以降低表面缺陷的密度并减少或防止第一绝缘层31的金属元素(例如，Al)的分散。

[0069] 通过顺序地蚀刻蚀刻停止层34、第二绝缘层33、抗反射层32和第一绝缘层31的部分，可以在垫区域PAD中形成通孔25。可以通过诸如各向异性蚀刻工艺的图案化工艺形成通孔25。通孔25可以使设置在垫区域PAD中的布线21暴露。在形成通孔25的工艺中，也可以部分地蚀刻互连结构20和21。可以将通孔25设置成与设置在垫区域PAD中的元件隔离层13间隔开。通孔25的形状不限于图21中示出的形状，并可根据发明构思的不同实施例具有各种形状。

[0070] 可以形成至少部分地覆盖蚀刻停止层34和通孔25的表面的金属层35和36。金属层35和36可以与布线21直接接触。金属层35和36可以与在研磨之前结合的支撑基底中的布线接触。金属层35和36可以不完全填充通孔25的内部，而是可以形成为使得剩余空间26留在通孔25中。

[0071] 在一些实施例中，金属层35和36包括形成为与蚀刻停止层34和通孔25的表面接触的第一金属层35和形成为与第一金属层35的表面接触的第二金属层36。金属层35和36可以包括诸如金属、金属氧化物、金属氮化物、金属硅化物、多晶硅、导电碳或其组合的导电材料。例如，第一金属层35可以包括一种或更多种材料，所述材料诸如钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)。第一金属层35和第二金属层36的形成在像素区域PIX中的部分可以通过后续工艺来分隔单元像素15，并且可以设置为用于将入射光聚集到光电二极管PD中的激光屏障图案。第一金属层35和第二金属层36的形成在光学黑色区域OB中的部分可以设置为用于阻挡入射在光学黑色区域OB中的光的遮光层。此外，第一金属层35和第二金属层36的形成在垫区域PAD中的部分可设置为将通过后续工艺与垫(未示出)连接的垫图案49。例如，在一些实施例中，第二金属层36可以包括钨(W)。

[0072] 在一些实施例中，第一金属层35可以至少部分地覆盖蚀刻停止层34和通孔25的表面，并且LRI层可以至少部分地覆盖第一金属层35。第一金属层35可以包括一种或更多种材料，所述材料诸如钛(Ti)和/或氮化钛(TiN)，并且LRI层可以包括多孔二氧化硅纳米颗粒。

[0073] 参照图22，可以在金属层35和36上形成硬掩模图案45。硬掩模图案45可以设置在像素区域PIX中的阻光区域17中。此外，硬掩模图案45可以至少部分地覆盖光学黑色区域OB并且至少部分地填充垫区域PAD中的通孔25的剩余空间26。硬掩模图案45之间的开口区域OP可以使金属层35和36的上表面暴露。

[0074] 参照图23，在通过使用硬掩模图案45的干蚀刻工艺将金属层35和36向下蚀刻至蚀刻停止层34的顶部之后，可以通过湿蚀刻工艺来对蚀刻停止层34进行蚀刻。由此，可以在像素区域PIX中形成栅格图案40，可以在光学黑色区域OB中形成光学黑色图案47，并且可以在垫区域PAD中形成垫图案49。

[0075] 蚀刻停止层34可以包括相对于金属层35和36具有蚀刻选择性的材料，并且当金属层35和36被干蚀刻时保持在未被蚀刻的状态。可以例如通过使用例如HCl溶液、稀硫酸过氧化物(DSP)溶液和/或NH4OH溶液的湿蚀刻工艺来去除蚀刻停止层34的部分，由此可以在像素区域PIX中形成下栅格图案41，可以在光学黑色区域OB中形成第一黑色图案47a，并且可以在垫区域PAD中形成下垫图案49a。蚀刻停止层34可以包括相对于包括SiO2的绝缘层具有湿蚀刻选择性的材料。当去除蚀刻停止层34时，绝缘层可以保留在所得结构上而不凹进。

[0076] 可以通过在垫图案49中形成芯图案48来形成通路插塞48和49。在一些实施例中，芯图案48可形成为完全填充垫图案49的内部。即，芯图案48可以填充在通孔25中的形成金属层35和36之后形成的剩余空间26。垫图案49可以至少部分地围绕芯图案48的侧表面和底部。芯图案48可以包括导电材料、绝缘材料或其组合。在一些实施例中，芯图案48可以包括碳基材料。

[0077] 可以将保护层50形成为至少部分地覆盖栅格图案40、光学黑色图案47以及通路插塞48和49。保护层50也可以至少部分地覆盖第二绝缘层33的由开口区域OP暴露的顶表面。

[0078] 参照图24，可以去除保护层50的位于垫区域PAD中的至少一部分。可去除保护层50的覆盖通路插塞48和49的部分以暴露通路插塞48和49的上部分。

[0079] 可以在像素区域PIX中的保护层50上形成滤色器CF。滤色器CF可以形成为与单元像素15中的每一个对应。滤色器CF的上端或上表面的水平可对应于或高于栅格图案40的上端或上表面的水平。可以在像素区域PIX中的滤色器CF上形成微透镜60。

[0080] 根据发明构思的一些示例实施例，可以在激光屏障图案和基底之间设置蚀刻停止层，并且可以从单元像素选择性地去除蚀刻停止层。当选择性地去除蚀刻停止层时，可以不使滤色器下方的透光层凹进。在制造图像传感器的工艺中，能够提高图像传感器的信噪比(SNR)，并且能够管理透光层和滤色器的色散劣化。结果，可以改善图像传感器的灵敏度。

[0081] 虽然已经参照附图描述了发明构思的实施例，但是本领域技术人员应该理解的是，在不脱离发明构思的范围并且不改变其必要特征的情况下，可以进行各种修改。因此，上述实施例应该仅以描述性意义来考虑，而不是出于限制的目的。

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