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半导体装置

阅读：0发布：2023-02-15

专利汇可以提供半导体装置专利检索，专利查询，专利分析的服务。并且本发明提供一种半导体装置，包括：基板；源极区与漏极区，设于基板中；第一导电型掺杂区，设于基板中，且设于源极区与漏极区之间，其中位于源极区与漏极区之间的区域是分为邻近漏极区的第一子区域以及邻近源极区的第二子区域，且第一子区域中的第一导电型掺杂区的第一导电型掺质数量多于第二子区域中的第一导电型掺杂区的第一导电型掺质数量；两栅极区，设于第一导电型掺杂区的两侧；及第二导电型通道区，设于基板中。，下面是半导体装置专利的具体信息内容。

权利要求

1.一种半导体装置，其特征在于，包括：
一基板；
一源极区与一漏极区，设于该基板中，所述源极区与所述漏极区处于同一水平面；
一第一导电型掺杂区，设于该基板中，且设于该源极区与该漏极区之间，其中该第一导电型掺杂区具有一第一导电型，其中位于该源极区与该漏极区之间的区域是分为邻近该漏极区的一第一子区域以及邻近该源极区的一第二子区域，且该第一子区域中的该第一导电型掺杂区的第一导电型掺质数量多于该第二子区域中的该第一导电型掺杂区的第一导电型掺质数量；
两栅极区，设于该基板中，且设于该第一导电型掺杂区的两侧；及
一第二导电型通道区，设于该基板中，其中该第二导电型通道区是设于该源极区与该漏极区之间，且设于该两栅极区之间，其中该第二导电型通道区位于该第一导电型掺杂区的一底表面下以及该第一导电型掺杂区邻近该源极区与该漏极区的两侧边旁，且该第二导电型通道区具有一第二导电型，其中该第一导电型与该第二导电型不同；
该半导体装置的夹止电压的绝对值小于截止电压的绝对值。
2.如权利要求1所述的半导体装置，其特征在于，该第一导电型掺杂区与该源极区及该漏极区之间的距离不同，且该第一导电型掺杂区具有邻近该漏极区的第一侧以及邻近该源极区的第二侧，且该第一侧与第二侧互为相反侧；
其中该第一侧与该漏极区之间的距离为一第一距离；
其中该第二侧与该源极区之间的距离为一第二距离；
其中该第一距离小于该第二距离。
3.如权利要求2所述的半导体装置，其特征在于，该第一距离为0。
4.如权利要求2所述的半导体装置，其特征在于，该第一导电型掺杂区中的掺杂浓度相同。
5.如权利要求1所述的半导体装置，其特征在于，该第一导电型掺杂区具有逐渐改变的掺杂浓度，且该第一导电型掺杂区中的掺杂浓度由该源极区朝该漏极区逐渐增加。
6.如权利要求5所述的半导体装置，其特征在于，该第一导电型掺杂区与该源极区及该漏极区之间的距离相同。
7.如权利要求6所述的半导体装置，其特征在于，该第一导电型掺杂区与该源极区及该漏极区之间的距离皆为0。
8.如权利要求1所述的半导体装置，其特征在于，该第一导电型掺杂区与该源极区之间的距离小于该第一导电型掺杂区与该漏极区之间的距离。
9.如权利要求1所述的半导体装置，其特征在于，还包括：
一第二导电型井区，设于该基板中，其中该源极区、该漏极区、该第一导电型掺杂区与该第二导电型通道区皆设于该第二导电型井区中。

说明书全文

半导体装置

技术领域

[0001] 本发明是有关于半导体装置，且特别是有关于一种接面场效应晶体管。

背景技术

[0002] 任何集成电路要运作都需要电源，但外加电源可能无法完全符合集成电路运作需要的电压，所以需要经过电压转换。而电压转换的转换电路须要一个启动元件让电源导入，以让电压转换电路运作。而其中接面场效应晶体管(JFET)是一个很有用的启动元件。

[0003] 接面场效应晶体管主要藉由控制信号(栅极的电压)造成载体通道(channel)附近电场改变，使通道特性发生变化，导致电流(源极与漏极之间)改变。故场效应晶体管可以用作电压控制的可变电阻或电压控制电流源(VCCS)等。其中接面场效应晶体管(JFET)的工作原理主要是利用栅极和源极/漏极间PN接面间的空乏区宽度是逆向偏压的函数，以藉由改变空乏区宽度来改变通道宽度。

[0004] 在接面场效应晶体管中，当施加电压于漏极，且造成PN接面的空乏区变大时，通道的厚度会变小。而当漏极电压大到一临界值时，部分空乏区会宽到使通道完全消失，这时称此通道被夹止(pinch off)，电阻值变成很大，且这时的栅极电压值称为夹止电压(pinch－off voltage)。

[0005] 然而，虽然例如为接面场效应晶体管的半导体装置已被应用于多个方面，但目前的半导体装置(例如接面场效应晶体管)并非各方面皆令人满意。因此，业界仍须一种可进一步增加系统电压(VDD)的应用范围且使输出电压(Vout)的电压操作范围变大的半导体装置。

发明内容

[0006] 本发明提供一种半导体装置，以进一步增加其系统电压(VDD)的应用范围且使输出电压(Vout)的电压操作范围变大。

[0007] 本发明提供一种半导体装置，包括：基板；源极区与漏极区，设于基板中；第一导电型掺杂区，设于基板中，且设于源极区与漏极区之间，其中位于源极区与漏极区之间的区域是分为邻近漏极区的第一子区域以及邻近源极区的第二子区域，且第一子区域中的第一导电型掺杂区的第一导电型掺质数量多于第二子区域中的第一导电型掺杂区的第一导电型掺质数量；两栅极区，设于基板中，且设于第一导电型掺杂区的两侧；及第二导电型通道区，设于基板中，其中第二导电型通道区是设于源极区与漏极区之间，且设于两栅极区之间，其中第一导电型与第二导电型不同。附图说明

[0008] 为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

[0009] 图1A是本发明一些实施例的半导体装置的俯视图。

[0010] 图1B是沿着图1A的线段1B-1B’所绘制的剖面图。

[0011] 图2A是本发明另一些实施例的半导体装置的俯视图。

[0012] 图2B是沿着图2A的线段2B-2B’所绘制的剖面图。

[0013] 图3A是本发明另一些实施例的半导体装置的俯视图。

[0014] 图3B是沿着图3A的线段3B-3B’所绘制的剖面图。

[0015] 图4A是本发明另一些实施例的半导体装置的俯视图。

[0016] 图4B是本发明另一些实施例的半导体装置的俯视图。

[0017] 图4C是本发明另一些实施例的半导体装置的俯视图。

[0018] 符号说明：

[0019] 100 半导体装置；

[0020] 102 基板；

[0021] 104 第二导电型井区；

[0022] 106 第一导电型井区；

[0023] 108 源极区；

[0024] 108S1 边缘；

[0025] 108S2 边缘；

[0026] 110 漏极区；

[0027] 110S1 边缘；

[0028] 110S2 边缘；

[0029] 112 第一导电型掺杂区；

[0030] 112S1 第一侧；

[0031] 112S2 第二侧；

[0032] 112A 区域；

[0033] 112B 区域；

[0034] 112C 区域；

[0035] 112D 区域；

[0036] 114A 栅极区；

[0037] 114B 栅极区；

[0038] 116 空乏区；

[0039] 118 保护层；

[0040] 120 区域；

[0041] 120A 第一子区域；

[0042] 120B 第二子区域；

[0043] 120S1 边缘；

[0044] 120S2 边缘；

[0045] 120S3 边缘；

[0046] 120L 中心线；

[0047] 200 半导体装置；

[0048] 300 半导体装置；

[0049] 400A 半导体装置；

[0050] 400B 半导体装置；

[0051] 400C 半导体装置；

[0052] D1 距离；

[0053] D2 距离；

[0054] D3 距离；

[0055] A1 方向；

[0056] A2 方向；

[0057] I 电流路径；

[0058] 1B-1B’ 线段；

[0059] 2B-2B’ 线段；

[0060] 3B-3B’ 线段。

具体实施方式

[0061] 以下针对本发明的半导体装置作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。

[0062] 必需了解的是，图式的元件或装置可以本领域技术人员所熟知的各种形式存在。此外，当某层在其它层或基板“上”时，有可能是指“直接”在其它层或基板上，或指某层在其它层或基板上，或指其它层或基板之间夹设其它层。

[0063] 此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图式的一个元件对于另一元件的相对关系。能理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。

[0064] 在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。

[0065] 能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层、及/或部分，这些元件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此，以下讨论的一第一元件、组成成分、区域、层、及/或部分可在不偏离本发明的教示的情况下被称为一第二元件、组成成分、区域、层、及/或部分。

[0066] 除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇发明所属技术领域的技术人员所通常理解的相同涵义。能理解的是这些用语，例如在通常使用的字典中定义的用语，应被解读成具有一与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在此特别定义。

[0067] 本发明实施例可配合图式一并理解，本发明的图式亦被视为发明说明的一部分。需了解的是，本发明的图式并未以实际装置及元件的比例绘示。在图式中可能夸大实施例的形状与厚度以便清楚表现出本发明的特征。此外，图式中的结构及装置是以示意的方式绘示，以便清楚表现出本发明的特征。

[0068] 在本发明中，相对性的用语例如“下”、“上”、“水平”、“垂直”、“之下”、“之上”、“顶部”、“底部”等等应被理解为该段以及相关图式中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作。而关于接合、连接之用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构是直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。

[0069] 应注意的是，在后文中“基板”一词可包括半导体晶圆上已形成的元件与覆盖在晶圆上的各种膜层，其上方可以已形成任何所需的半导体元件，不过此处为了简化图式，仅以平整的基板表示之。此外，“基板表面”是包括半导体晶圆上最上方且暴露的膜层，例如一硅表面、一绝缘层及/或金属线。

[0070] 本发明实施例是藉由使设于源极区及漏极区之间的第一导电型掺杂区与上述源极区及漏极区的距离不同，或/及藉由使此第一导电型掺杂区具有逐渐改变的掺杂浓度，以使位于源极区与漏极区之间的区域中，较靠近漏极区的部分(亦即后续的第一子区域)中的第一导电型掺杂区的第一导电型掺质数量多于较靠近源极区的部分(亦即后续的第二子区域)中的第一导电型掺杂区的第一导电型掺质数量，以使装置的夹止电压(pinch－off voltage)的绝对值小于截止电压(cut－off voltage)的绝对值，并可藉此进一步增加半导体装置的系统电压(VDD)的应用范围，且使其输出电压(Vout)的电压操作范围变大，增加装置的性能。

[0071] 首先，参见图1A-1B，图1A是本发明一些实施例的半导体装置100的俯视图，而图1B是沿着图1A的线段1B-1B’所绘制的剖面图。在本发明一些实施例中，此半导体装置100可包括接面场效应晶体管(JFET)或其它任何适合的半导体装置。

[0072] 如图1A-1B所示，半导体装置100包括基板102。此基板102可为半导体基板，例如硅基板。此外，上述半导体基板亦可为元素半导体，包括锗(germanium)；化合物半导体，包括氮化镓(gallium nitride，GaN)、碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；合金半导体，包括硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)及/或磷砷铟镓合金(GaInAsP)或上述材料的组合。此外，基板102也可以是绝缘层上覆半导体(semiconductor on insulator)。在一实施例中，此基板102可为轻掺杂的第一导电型基板。例如，在本发明一些实施例中，此基板102可为轻掺杂的P型基板。

[0073] 在所述实施例中，“轻掺杂”意指1012-1015/cm3的掺杂浓度，例如为1013/cm3的掺杂浓度。然而，本领域技术人员可了解的是，“轻掺杂”的定义亦可依照特定装置型态、技术时代、最小元件尺寸等所决定。因此，“轻掺杂”的定义当可视技术内容重新评估，而不受限于在此所举的实施例。

[0074] 继续参见图1A-1B，半导体装置100包括设于基板102中的第二导电型井区104。此第一导电型与第二导电型不同。此第二导电型井区104可藉由离子注入步骤形成。例如，当此第二导电型为N型时，可于预定形成第二导电型井区104的区域注入磷离子或砷离子以形成第二导电型井区104。

[0075] 继续参见图1A，半导体装置100还包括设于基板102中且环绕上述第二导电型井区104的第一导电型井区106。此第一导电型井区106可藉由离子注入步骤形成。例如，当此第一导电型为P型时，可于预定形成第一导电型井区106的区域注入硼离子、铟离子或三氟化+
硼离子(BF3)以形成第一导电型井区106。

[0076] 应注意的是，在所述实施例中，若无特别指名“轻掺杂”或“重掺杂”，则“掺杂”意指1015-1017/cm3的掺杂浓度，例如为1016/cm3的掺杂浓度。易言之，在一些实施例中，上述第二导电型井区104与第一导电型井区106的掺杂浓度可为1015-1017/cm3的掺杂浓度，例如为
16 3
10 /cm。然而，本领域技术人员可了解的是，“掺杂”的定义亦可依照特定装置型态、技术时代、最小元件尺寸等所决定。因此，“掺杂”的定义当可视技术内容重新评估，而不受限于在此所举的实施例。

[0077] 继续参见图1A-1B，半导体装置100还包括设于基板102中的源极区108与漏极区110，此源极区108与漏极区110是设于上述第二导电型井区104中。在本发明一些实施例中，此源极区108与漏极区110具有重掺杂第二导电型，且可藉由上述离子注入步骤形成。

[0078] 在所述实施例中，“重掺杂”意指超过1019/cm3的掺杂浓度，例如为1019/cm3至1021/cm3的掺杂浓度。然而，本领域技术人员可了解的是，“重掺杂”的定义亦可依照特定装置型态、技术时代、最小元件尺寸等所决定。因此，“重掺杂”的定义当可视技术内容重新评估，而不受限于在此所举的实施例。

[0079] 继续参见图1A-1B，半导体装置100还包括设于基板102中且设于源极区108与漏极区110之间的第一导电型掺杂区112。在本发明一些实施例中，此第一导电型掺杂区112为第一导电型，其掺杂浓度与上述第二导电型井区104的掺杂浓度类似，且可藉由上述离子注入步骤形成。此外，在本发明一些实施例中，此第一导电型掺杂区112中的掺杂浓度均匀且相同。

[0080] 继续参见图1A，半导体装置100还包括设于基板102中且设于第一导电型掺杂区112的两侧的两个栅极区114A与114B。详细而言，此两个栅极区114A与114B是设于源极区
108与漏极区110之间，且设于第二导电型井区104两侧的第一导电型井区106中。在本发明一些实施例中，此两个栅极区114A与114B具有第一导电型，且可藉由上述离子注入步骤形成。

[0081] 此外，如图1B所示，第一导电型掺杂区112与第二导电型井区104之间形成有空乏区116。且半导体装置100还包括位于基板102的第二导电型井区104中的第二导电型通道区(亦即图1B中第二导电型井区104位于电流路径I周围的部分)。此第二导电型通道区是设于源极区108与漏极区110之间，且设于两栅极区114A与114B之间。此外，此第二导电型通道区是位于第一导电型掺杂区112的底表面下以及源极区108与漏极区110之间，且位于两侧边112S1与112S2之下。此第二导电型通道区具有第二导电型。

[0082] 此外，如图1B所示，半导体装置100还包括保护层118，此保护层118覆盖基板102的表面且仅露出源极区108、漏极区110与栅极区114A、114B。此保护层118可为氧化硅、氮化硅、氮氧化硅、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、旋涂式玻璃(SOG)、或其它任何适合的介电材料、或上述的组合。保护层118可藉由热氧化法、化学气相沉积法(CVD)或旋转涂布法以及图案化步骤形成。需注意的是，为明确描述本发明实施例，此保护层118并未绘示于图1A中。

[0083] 继续参见图1A-1B，源极区108与漏极区110之间具有区域120，且此位于源极区108与漏极区110之间的区域120是等分为邻近漏极区110的第一子区域120A以及邻近源极区108的第二子区域120B，且此第一子区域120A中的第一导电型掺杂区112的第一导电型掺质数量多于第二子区域120B中的第一导电型掺杂区112的第一导电型掺质数量。

[0084] 详细而言，在本发明一些实施例中，如图1A所示，源极区108与漏极区110之间的连线方向为方向A1，而两个栅极区114A与114B之间的连线方向为方向A2，且此方向A1大抵垂直于方向A2。而区域120平行方向A1的边缘(例如边缘120S1)是与源极区108平行方向A1的边缘108S1以及漏极区110平行方向A1的边缘110S1对齐。而此区域120平行方向A2的其中一边缘(例如边缘120S2)是与源极区108平行方向A2的边缘108S2重迭，且此区域120平行方向A2的另一边缘(例如边缘120S3)是与漏极区110平行方向A2的边缘110S2重迭。

[0085] 此外，上述第一子区域120A以及第二子区域120B是以平行于方向A2且位于源极区108与漏极区110之间的中心线120L作为分界线。易言之，此中心线120L是穿过由源极区108至漏极区110的连线的中心点且平行于方向A2，并将此区域120平分为第一子区域120A以及第二子区域120B。因此，上述第一子区域120A以及第二子区域120B两区域的面积相等。

[0086] 在本发明一些实施例中，如图1A-1B所示，第一导电型掺杂区112与源极区108及漏极区110之间的距离不同，且第一导电型掺杂区112较靠近漏极区110。

[0087] 详细而言，此第一导电型掺杂区112具有邻近漏极区110的第一侧112S1以及邻近源极区108的第二侧112S2，且此第一侧112S1与第二侧112S2互为相反侧。而第一侧112S1与漏极区110之间的距离为第一距离D1，第二侧112S2与源极区108之间的距离为第二距离D2，且此第一距离D1小于第二距离D2。

[0088] 本发明一些实施例藉由使设于源极区108及漏极区110之间的第一导电型掺杂区112与上述源极区108及漏极区110的距离不同，且使此第一导电型掺杂区112较靠近漏极区
110，可使位于源极区108与漏极区110之间的区域120中，较靠近漏极区110的第一子区域
120A中的第一导电型掺杂区112的第一导电型掺质数量多于较靠近源极区108的第二子区域120B中的第一导电型掺杂区112的第一导电型掺质数量，使空乏区116较靠近漏极区110，故可使图1B中靠近漏极区110处的通道区宽度较小，也因此漏极区110处较源极区108处容易被夹止。因此，可降低半导体装置100的夹止电压(pinch－off voltage)的绝对值，并使截止电压(cut－off voltage)的绝对值相对于夹止电压的绝对值升高。易言之，装置的夹止电压(pinch－off voltage)的绝对值是不等于且小于截止电压(cut－off voltage)的绝对值，并可藉此进一步增加半导体装置100的系统电压(VDD)的应用范围，且使其输出电压(Vout)的电压操作范围变大，提升半导体装置100的性能。

[0089] 需注意的是，虽然图1A-1B的第一导电型掺杂区112是同时位于第一子区域120A与第二子区域120B中，然而此第一导电型掺杂区112亦可仅位于第一子区域120A中。此时第二子区域120B中的第一导电型掺杂区112的第一导电型掺质数量为0，且此第一子区域120A中的第一导电型掺杂区112的第一导电型掺质数量当然多于第二子区域120B中的第一导电型掺杂区112的第一导电型掺质数量。

[0090] 应注意的是，图1A-1B所示的实施例仅为说明之用，本发明的范围并不以此为限。除上述图1A-1B所示的实施例以外，本发明的第一导电型掺杂区亦可有其它配置，如图2A-
2B的实施例所示。本发明的范围并不以图1A-1B所示的实施例为限。此部分将于后文详细说明。

[0091] 应注意的是，后文中与前文相同或相似的元件或膜层将以相同或相似的标号表示，其材料、制造方法与功能皆与前文所述相同或相似，故此部分在后文中将不再赘述。

[0092] 图2A是本发明另一些实施例的半导体装置200的俯视图。图2B是沿着图2A的线段2B-2B’所绘制的剖面图。如图2A-2B所示，上述第一导电型掺杂区112的第一侧112S1与漏极区110之间的距离为0。易言之，此第一导电型掺杂区112直接接触漏极区110。

[0093] 应注意的是，图1A-2B所示的实施例仅为说明之用，本发明的范围并不以此为限。除上述图1A-2B所示的实施例以外，本发明的第一导电型掺杂区亦可有其它配置及其它掺杂浓度分布，如图3A-3B的实施例所示。本发明的范围并不以图1A-2B所示的实施例为限。此部分将于后文详细说明。

[0094] 图3A是本发明另一些实施例的半导体装置300的俯视图。图3B是沿着图3A的线段3B-3B’所绘制的剖面图。如图3A-3B所示，第一导电型掺杂区112具有逐渐改变的掺杂浓度，且此第一导电型掺杂区112中的掺杂浓度是由源极区108朝漏极区110逐渐增加。

[0095] 详细而言，在本发明一些实施例中，如图3A-3B所示，第一导电型掺杂区112由漏极区110朝源极区108依序包括区域112A、区域112B、区域112C及区域112D，其中区域112A及区域112B是位于第一子区域120A中，而区域112C及区域112D是位于第二子区域120B。且区域112A的第一导电型掺质的掺杂浓度大于区域112B的第一导电型掺质的掺杂浓度，而区域
112B的第一导电型掺质的掺杂浓度大于区域112C的第一导电型掺质的掺杂浓度，区域112C的第一导电型掺质的掺杂浓度大于区域112D的第一导电型掺质的掺杂浓度。

[0096] 此外，在本发明一些实施例中，区域112A内的掺杂浓度可均匀且相同。然而，在其它实施例中，区域112A内的掺杂浓度可由源极区108朝漏极区110逐渐增加。应注意的是，区域112A内的掺杂浓度可作任何适当的分布，只要第一子区域120A中的第一导电型掺杂区112的第一导电型掺质数量多于第二子区域120B中的第一导电型掺杂区112的第一导电型掺质数量即可。此外，区域112B、区域112C及区域112D中的掺杂浓度分布亦可类似或相同于上述的区域112A，故在此不再赘述。

[0097] 本发明一些实施例藉由使第一导电型掺杂区112中的掺杂浓度由源极区108朝漏极区110逐渐增加，可使位于源极区108与漏极区110之间的区域120中，较靠近漏极区110的第一子区域120A中的第一导电型掺杂区112的第一导电型掺质数量多于较靠近源极区108的第二子区域120B中的第一导电型掺杂区112的第一导电型掺质数量，使空乏区116较靠近漏极区110，故可使图3B中靠近漏极区110处的电流路径I较长，且通道区宽度较小，也因此漏极区110处较源极区108处容易被夹止。因此，可降低半导体装置300的夹止电压(pinch－off voltage)的绝对值，并使截止电压(cut－off voltage)的绝对值相对于夹止电压的绝对值升高。易言之，装置的夹止电压(pinch－off voltage)的绝对值是不等于且小于截止电压(cut－off voltage)的绝对值，并可藉此进一步增加半导体装置300的是统电压(VDD)的应用范围，且使其输出电压(Vout)的电压操作范围变大，提升半导体装置300的性能。

[0098] 需注意的是，虽然于图3A-3B的实施例中，第一导电型掺杂区112是包括掺杂浓度不同的四个区域，然而本发明的范围并不限于此，第一导电型掺杂区112可包括更多或更少个掺杂浓度彼此不同的四个区域。此外，虽然于图3A-3B的实施例中，第一导电型掺杂区112中的浓度变化为不连续的，然而，在其它实施例中，此第一导电型掺杂区112中的浓度变化亦可为连续的变化，且掺杂浓度由源极区108朝漏极区110逐渐增加。因此，本发明的范围并不限于图3A-3B的实施例。

[0099] 在本发明一些实施例中，掺杂浓度由源极区108朝漏极区110逐渐增加的第一导电型掺杂区112可藉由具有逐渐变化的开口密度的掩膜层或逐渐变化的开口大小的掩膜层配合离子注入步骤形成。例如，上述掩膜层可于需较大掺杂浓度的区域(例如区域112A)具有较大的开口密度，或较大的开口尺寸，而于需较小掺杂浓度的区域(例如区域112D)具有较小的开口密度，或较小的开口尺寸，故于离子注入步骤后，掩膜层具有较大的开口密度或较大的开口尺寸的部分所对应的第一导电型掺杂区112的区域(例如区域112A)会具有较大的掺杂浓度，而掩膜层具有较小的开口密度或较小的开口尺寸的部分所对应的第一导电型掺杂区112的区域(例如区域112D)会具有较小的掺杂浓度。

[0100] 此外，在其它实施例中，此第一导电型掺杂区112亦可藉由使用多灰阶掩膜形成，而此多灰阶掩膜可包括干涉型掩膜(Gray Tone Mask)和半调式掩膜(half tone mask)。或者，在其它实施例中，亦可分别用多个图案化掩膜层及多次注入能量不同的离子注入步骤形成此第一导电型掺杂区112。

[0101] 此外，在本发明一些实施例中，如图3A-3B所示，第一导电型掺杂区112与源极区108及漏极区110之间的距离相同。例如，在本发明一些实施例中，如图3A-3B所示，第一导电型掺杂区112与源极区108及漏极区110之间的距离皆为0。易言之，第一导电型掺杂区112与源极区108及漏极区110皆直接接触。

[0102] 应注意的是，图3A-3B所示的实施例仅为说明之用，本发明的范围并不以此为限。除上述图3A-3B所示的实施例以外，本发明的第一导电型掺杂区112与源极区108及漏极区
110亦可有其它配置，如图4A-4C的实施例所示。本发明的范围并不以图3A-3B所示的实施例为限。此部分将于后文详细说明。

[0103] 应注意的是，后文中与前文相同或相似的元件或膜层将以相同或相似的标号表示，其材料、制造方法与功能皆与前文所述相同或相似，故此部分在后文中将不再赘述。

[0104] 图4A是本发明另一些实施例的半导体装置400A的俯视图。图4A所示的实施例与前述图3A-3B的实施例的差别在于第一导电型掺杂区112与源极区108及漏极区110之间的距离不同，且第一导电型掺杂区112与漏极区110之间的距离为0，第一导电型掺杂区112与源极区108之间的距离不为0。

[0105] 图4B是本发明另一些实施例的半导体装置400B的俯视图。图4B所示的实施例与前述图3A-3B的实施例的差别在于第一导电型掺杂区112与源极区108及漏极区110之间的距离皆不为0，且此第一导电型掺杂区112与源极区108及漏极区110之间的距离相同。然而，本领域技术人员当知此在其它实施例中，第一导电型掺杂区112与源极区108及漏极区110之间的距离亦可不同。

[0106] 图4C是本发明另一些实施例的半导体装置400C的俯视图。图4C所示的实施例与前述图3A-3B的实施例的差别在于第一导电型掺杂区112与源极区108及漏极区110之间的距离不同，且第一导电型掺杂区112与源极区108之间的距离为0，第一导电型掺杂区112与漏极区110之间的距离不为0。

[0107] 此外，需注意的是，虽然半导体装置400C中第一导电型掺杂区112较靠近源极区108，然而由于第一导电型掺杂区112靠近漏极区110的部分的掺杂浓度较高，故此半导体装置400C中，于第一子区域120A中的第一导电型掺杂区112的第一导电型掺质数量仍多于第二子区域120B中的第一导电型掺杂区112的第一导电型掺质数量。

[0108] 综上所述，本发明实施例是藉由使设于源极区及漏极区之间的第一导电型掺杂区与上述源极区及漏极区的距离不同，或/及藉由使此第一导电型掺杂区具有逐渐改变的掺杂浓度，以使位于源极区与漏极区之间的区域中，较靠近漏极区的部分(亦即第一子区域)中的第一导电型掺杂区的第一导电型掺质数量多于较靠近源极区的部分(亦即第二子区域)中的第一导电型掺杂区的第一导电型掺质数量，以使装置的夹止电压(pinch－off voltage)的绝对值小于截止电压(cut－off voltage)的绝对值，并可藉此进一步增加半导体装置的系统电压(VDD)的应用范围，且使其输出电压(Vout)的电压操作范围变大，增加装置的性能。

[0109] 此外，应注意的是，虽然在以上的实施例中，皆以第一导电型为P型，第二导电型为N型说明，然而，本领域技术人员当可理解第一导电型亦可为N型，而此时第二导电型则为P型。

[0110] 值得注意的是，以上所述的元件尺寸、元件参数、以及元件形状皆非为本发明的限制条件。本领域技术人员可以根据不同需要调整这些设定值。另外，本发明的半导体装置并不仅限于图1A-4C所图示的状态。本发明可以仅包括图1A-4C的任何一或多个实施例的任何一或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的半导体装置中。

[0111] 此外，虽然前文举出各个掺杂区于一些实施例的掺杂浓度。然而，本领域技术人员可了解的是，各个掺杂区的掺杂浓度可依照特定装置型态、技术时代、最小元件尺寸等所决定。因此，各个掺杂区的掺杂浓度可依照技术内容重新评估，而不受限于在此所举的实施例。

[0112] 虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的制造工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域技术人员可从本发明揭示内容中理解现行或未来所发展出的制造工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述制造工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

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