【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路技術さらにはＭＯＳＦＥＴからなるＡＢ級演算増幅回路に適用して特に有効な技術に関し、例えば、ＩＳＤＮ通信網（総合ディジタル通信網）における加入者線のような低インピーダンスの負荷を駆動するための送信用バッファアンプに利用して有効な技術に関する。

【０００２】

【従来の技術】近年、加入者線のような低インピーダンス負荷を駆動するための送信バッファアンプがＣＯＤＥ
Ｃのような通信用ＬＳＩに内蔵されるようになってきている。 このような通信用ＬＳＩにおいては、低消費電力であることが要求されるため、出力段がプッシュプル動作するＡＢ級アンプが使用されることが多い。 しかしながら、ＡＢ級アンプでは定常電流をできるだけ抑えたいが、定常電流はプロセスバラツキによって変動し易いため定常電流の安定化が重要な課題となっていた。 そこで、図１２に示すようにフォーデッドカスコード型差動入力段１と、コンプリメンタリ型のプッシュプル出力段３との間に差動増幅段の出力をレベルシフトするレベルシフト段２を設け、出力段３に対する振込み電圧を大きくして、定常電流を抑え、かつ駆動能力の高いＡＢ級動作をする増幅器に関する発明（特開昭６２−６８３０８
号）が提案されている。

【０００３】低消費電力で駆動能力の高いＡＢ級アンプを実現するには、差動入力段１の出力の可変範囲が大きいことがキーポイントになる。 そこで、上記先願発明においては、差動ＭＯＳＦＥＴ ＭＩ３，ＭＩ４が形成されるウェル領域の電位を負の電圧とするとともに、カスコード部のＭＯＳＦＥＴ ＭＩ５，ＭＩ６として、ゲート電極にソース． ドレイン領域とは逆導電型の不純物が導入されることによりしきい値電圧がシリコンのバンドギャップ分大きくされたＭＯＳＦＥＴを使用する。 これにより、差動入力段１の出力の可変範囲を増大させ、これをレベルシフトして出力ＭＯＳＦＥＴ ＭＯ１，ＭＯ
２を駆動することで、サイズの小さなＭＯＳＦＥＴによって低インピーダンスの負荷を駆動できる高駆動能力の増幅器を実現している。

【０００４】

【発明が解決しようとする課題】図１２に示されている増幅器においては、システム的なオフセットをなくすため、４個のＭＯＳＦＥＴ ＭＢ１〜ＭＢ４を直列に接続してなる４段積みのバイアス回路４が設けられ、増幅器（回路１，２，３）の消費電力がバイアス回路４の消費電力と比例関係になるように最適な定数設定が行われる。 上記バイアス回路４の消費電力は縦積みの４個のＭ
ＯＳＦＥＴ ＭＢ１〜ＭＢ４のしきい値電圧の総和と電源電圧との差に大きく依存している。 ところが、１２図の増幅器の電源電圧は＋Ｖと−Ｖ（通常、±５Ｖ）であり、電源電圧差が１０Ｖとして設計されている。 従って、上記構成の回路を例えば＋５Ｖ単一電源のＬＳＩに内蔵させると、消費電力がしきい値電圧等プロセスパラメータの変動の影響を大きく受けてしまうという問題点がある。

【０００５】近年、プロセスの微細化に伴い通信用ＬＳ
Ｉは５Ｖ単一電源を採用する傾向にあるため、電源電圧が下がっても、消費電力および特性の変動の少ないバッファアンプが要望されるようになっている。 この発明の目的は、消費電力および特性が安定であり、しかも低消費電力で大きな駆動能力を持つＡＢ級増幅器を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。 すなわち、入力段にフォーデッドカスコード型差動増幅器を用い、その後段にＰＭＯＳ入力の差動段増幅段とＮＭＯＳ入力の差動増幅段からなるプリバッファをレベルシフタとして設け、かつこれらのプリバッファ内のカレントミラー接続された負荷ＭＯＳＦＥＴのドレイン端子間に各々抵抗素子を入れて、プリバッファの利得を１０dB程度以下に抑え、この低利得のプリバッファによってプッシュプル出力段の各出力ＭＯＳＦＥＴ
をそれぞれ駆動させるようにするものである。 また、差動入力段やプリバッファ内の定電流源を駆動するためのバイアス回路として、電源電圧やプロセスパラメータの依存性の低い回路を用いる。 さらに、好ましくは、上記プリバッファ内の抵抗素子としてＭＯＳＦＥＴを使用し、そのゲート端子にこれらのＭＯＳＦＥＴを非飽和領域から飽和領域にかけて動作させるような電源電圧と接地電位の中間電位の定電圧を印加させる。

【０００７】

【作用】低インピーダンス駆動では出力段の利得が下がるため、従来のオペアンプではＤＣ利得が低く、ボルテージフォロワでもリニアリティが悪いという欠点があったが、上記した手段によれば、入力段にフォーデッドカスコード型差動増幅器を用いているため入力段のみで６
０dB程度の高いＤＣ利得が得られ、出力段の利得が低くなっても回路全体として高い利得と良好なリニアリティが得られる。 また、差動入力段の出力を受けるＰＭＯＳ
入力、ＮＭＯＳ入力のプリバッファ内に抵抗を設け、プリバッファの利得を１０dB以下に抑えることにより、プリバッファの入力オフセットバラツキによる出力段のバイアス点の変動を実用的な許容範囲内に抑えることができ、量産時の諸パラメータ依存性に対しても耐性の高い回路を提供できる。

【０００８】さらに、バイアス回路においても、温度依存性以外のパラメータ依存性を小さくする回路構成は実用になっており、そのような回路を本発明の増幅器に適用することにより、特性バラツキの小さい低消費電力な低インピーダンス駆動増幅器を実現でき、変動要因に対する耐性も高くすることができるので誤動作を防止することができる。 また、上記プリバッファ内の抵抗素子としてＭＯＳＦＥＴを使用し、そのゲート端子に電源電圧と接地電位の中間の適当な電圧を印加させるようにした場合には、ＭＯＳＦＥＴが可変抵抗として機能して、定常状態ではプリバッファの利得を１０dB以下に抑えるとともに出力段のＭＯＳＦＥＴを駆動するときにはプリバッファの利得を大きくするように作用し、これによって低インピ−ダンス負荷の駆動能力を大幅に改善することができる。

【０００９】

【実施例】（実施例１）図１には、この発明の一実施例の回路図が示されている。 同図の各回路素子は、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技術によって、１個の単結晶シリコンのような半導体基板上において形成される。 同図において、チャネル部分に矢印が付加されたＭＯＳＦＥＴはＰチャネル型である。 この実施例は、入力段１がフォーデッドカスコード型差動増幅回路で構成されている。 すなわち、互いにソース端子が共通接続された一対のＮチャネル型入力差動ＭＯＳＦＥＴ
Ｑ１，Ｑ２のドレイン端子と電源電圧ＶDDとの間にはカレントミラー接続されたＰチャネル型負荷ＭＯＳＦＥ
Ｔ Ｑ４，Ｑ５が接続されている。 そして、このＭＯＳ
ＦＥＴ Ｑ４のドレイン端子と接地点との間にはＰチャネル型ＭＯＳＦＥＴ Ｑ６とＮチャネル型ＭＯＳＦＥＴ
Ｑ８，Ｑ１０が、またＭＯＳＦＥＴ Ｑ５のドレイン端子と接地点との間にはＰチャネル型ＭＯＳＦＥＴ Ｑ
７とＮチャネル型ＭＯＳＦＥＴ Ｑ９およびＱ１１がそれぞれ直列形態で接続されている。

【００１０】上記ＭＯＳＦＥＴ Ｑ６〜Ｑ１１のうち、
Ｑ６とＱ７およびＱ８とＱ９はそれぞれカレントミラー接続されている。 また、ＭＯＳＦＥＴ Ｑ１０とＱ１１
は、そのゲートにバイアス回路４からの定電圧ＶB2が供給されることにより、定電流源として動作する。 しかも、ＭＯＳＦＥＴ Ｑ１０，Ｑ１１には入力差動ＭＯＳ
ＦＥＴ Ｑ１，Ｑ２の共通ソース端子に接続された定電流用ＭＯＳＦＥＴ Ｑ３に流される電流Ｉ ₀の半分の電流が流されるように、各ＭＯＳＦＥＴの定数が設定されている。 このフォーデッドカスコード型差動増幅回路からなる入力段１においては、ＭＯＳＦＥＴ Ｑ６，Ｑ７
が、そのソース端子に入力段の出力すなわちＭＯＳＦＥ
Ｔ Ｑ１，Ｑ２のドレイン電圧を受け、ドレイン端子から出力電圧を発生することにより、ゲート接地型増幅素子と類似の電圧増幅動作を行なう。 これによって、差動入力段１は、これのみで約６０dBのＤＣ利得を有する。
そして、この実施例では、上記ＭＯＳＦＥＴ Ｑ６，Ｑ
７のドレイン電圧を受けて動作するＮＭＯＳ入力のプリバッファ２ａとＰＭＯＳ入力のプリバッファ２ｂが設けられている。

【００１１】プリバッファ２ａは一対のＮチャネル型差動ＭＯＳＦＥＴ Ｑ２１，Ｑ２２と、そのドレイン端子と電源電圧ＶDD間に接続されたカレントミラー形態の負荷ＭＯＳＦＥＴ Ｑ２３，Ｑ２４と、共通ソース端子に接続された定電流用ＭＯＳＦＥＴ Ｑ２５とからなる差動増幅回路である。 また、プリバッファ２ｂは、一対のＰチャネル型差動ＭＯＳＦＥＴ Ｑ２６，Ｑ２７と、そのドレイン端子と接地点との間に接続されたカレントミラー形態の負荷ＭＯＳＦＥＴ Ｑ２８，Ｑ２９と、共通ソース端子に接続された定電流用ＭＯＳＦＥＴ Ｑ２０
とからなる差動増幅回路である。

【００１２】この実施例では、プリバッファ２ａの負荷ＭＯＳＦＥＴ Ｑ２３，Ｑ２４のドレイン端子間にはＰ
チャネル型ＭＯＳＦＥＴ Ｑ４１が、またプリバッファ２ｂの負荷ＭＯＳＦＥＴ Ｑ２８，Ｑ２９との間にはＮ
チャネル型ＭＯＳＦＥＴ Ｑ４２が、それぞれ接続されている。 上記ＭＯＳＦＥＴ Ｑ４１，Ｑ４２のゲート端子には、接地電位と電源電圧ＶDDがそれぞれ印加されることにより常時オン状態にされ、抵抗素子として機能する。 そして、この実施例ではＭＯＳＦＥＴ Ｑ４１とＱ
４２のオン抵抗を、素子定数を調整することでプリバッファ２ａと２ｂの利得が１０ｄB以下になるようにしてある。 そして、このプリバッファ２ａ、２ｂのシングルエンド出力がプッシュプル出力段３の出力ＭＯＳＦＥＴ
Ｑ３１，Ｑ３２のゲート端子にそれぞれ供給されている。 これによって、プリバッファ２ａと２ｂは低利得を持つレベルシフタとして動作し、出力段のＭＯＳＦＥＴ
Ｑ３１，Ｑ３２に適正なバイアス点を与える。

【００１３】上記プリバッファ２ａと２ｂにおいて、Ｍ
ＯＳＦＥＴ Ｑ４１，Ｑ４２を設けてそのオン抵抗で利得を抑えなかった場合、両プリバッファに５ｍＶの入力オフセットを仮定すると、プリバッファの出力側ではその１００倍（４０ｄＢ）の約５００ｍＶのバラツキが生じる。 そのため、ＭＯＳＦＥＴ Ｑ３１，Ｑ３２のバイアス点が大きく揺れてしまい、互いに近づく方向では１
Ｖ近く振れてこの時出力段のＭＯＳＦＥＴ Ｑ３１とＱ
３２には大きな電流が流れてしまう。 逆に、離れる方向に振れると、出力段３に電流が殆ど流れなくなってしまって、所望の特性は得られない。 しかるに、上記実施例では、プリバッファ２ａ，２ｂの利得をＭＯＳＦＥＴのオン抵抗で抑えているため、入力オフセットとして５ｍ
Ｖを仮定してもプリバッファの出力側で３０ｍＶ程度のバラツキに抑えることができる。 従って、入力オフセットが出力段の特性バラツキに与える影響は比較的小さくなる。 このようにプリバッファの利得を適正に制御することで、特性バラツキの抑制と、駆動能力とのバランスを図っているのが本実施例のアンプの特徴である。

【００１４】図２には、上記実施例のバッファアンプに適したプロセスバラツキの小さなバイアス回路の構成例が示されている。 すなわち、このバイアス回路は、１．
２Ｖのような基準電圧Ｖｒｅｆを発生する基準電圧発生回路５で発生された電圧を、ヒューズ等によりトリミング可能な可変抵抗６を有する非反転増幅器７に入れて２．２Ｖのような定電圧ＶBを発生する。 そして、この定電圧ＶBをダイオード接続のＭＯＳＦＥＴ Ｑ５２がドレインに負荷として接続されたＮチャネルＭＯＳＦＥ
Ｔ Ｑ５１のゲートに入れる。 これとともに、上記ＭＯ
ＳＦＥＴ Ｑ５２とカレントミラーに接続されたＭＯＳ
ＦＥＴ Ｑ５３を設け、このＭＯＳＦＥＴ Ｑ５３のドレインにダイオード接続のＭＯＳＦＥＴ Ｑ５４とＱ５
５を直列形態で接続し、Ｑ５２とＱ５３に流れる電流が同一（ＩB ₁ ）になるように設計する。

【００１５】さらに、上記ＭＯＳＦＥＴ Ｑ５４のドレイン電圧を、ダイオード接続のＭＯＳＦＥＴ Ｑ５７がドレインに負荷として接続されたＮチャネルＭＯＳＦＥ
ＴＱ５６のゲートに入れるとともに、上記ＭＯＳＦＥＴ
Ｑ５７とカレントミラー接続されたＭＯＳＦＥＴ Ｑ
５８を設け、このＭＯＳＦＥＴ Ｑ５８のドレインにダイオード接続のＭＯＳＦＥＴ Ｑ５９を直列形態で接続し、Ｑ５７とＱ５８に流れる電流が同一（ＩB ₂ ）になるように設計する。 そして、上記ＭＯＳＦＥＴ Ｑ５７とＱ５９のゲ−ト電圧をバイアス電圧ＶB ₁ 、ＶB ₂として、
図１の回路の入力段１やプリバッファ２ａ，２ｂ内の定電流用ＭＯＳＦＥＴ Ｑ３，Ｑ１０，Ｑ１１やＱ２５，
Ｑ２０のゲート端子に供給して、ＭＯＳＦＥＴのサイズで決まるようなバイアス電流を流すようになっている。

【００１６】図２のバイアス回路においては、ＭＯＳＦ
ＥＴ Ｑ５１，Ｑ５４，Ｑ５５，Ｑ５６のＷ／Ｌ比（ゲート幅とゲート長との比）をβ ₁ ，β ₂ ，β ₃ ，β ₄とおき、β ₂ ＝β ₃ ＝４β ₁となるように設計するとＭＯＳＦ
ＥＴ Ｑ５６に流れる電流ＩBが ＩB＝０．５×β ₄ ×ＶB ²なる式で決定されるようになる。 これによって、発生されるバイアス電圧ＶB1，ＶB2が、プロセスバラツキによるＭＯＳＦＥＴのしきい値電圧Ｖｔｈの変動に依存せず温度係数にのみ依存する非常に安定性の高いバイアス回路が得られる。 上記実施例では、特に制限されないが、
バイアス電圧ＶB1として４．２Ｖ、またバイアス電圧Ｖ
B2として０．７Ｖが発生されるようにバイアス回路が設計されている。

【００１７】なお、上記実施例では、プリバッファ２
ａ，２ｂの利得を下げるため、負荷ＭＯＳＦＥＴ Ｑ２
３，Ｑ２４およびＱ２８，Ｑ２９のドレイン端子間にＭ
ＯＳＦＥＴ Ｑ４１，Ｑ４２のオン抵抗を入れるようにしたが、他の回路方式により利得を制御するようにしてもよい。 例えばプリバッファ２ａ，２ｂの利得が１でよいような場合には、ＭＯＳＦＥＴ Ｑ４１，Ｑ４２およびＭＯＳＦＥＴ Ｑ２３とＱ２４やＱ２８とＱ２９のカレントミラー接続を省略し、Ｑ２３，Ｑ２４とＱ２８，
Ｑ２９を単なるダイオード接続の負荷ＭＯＳＦＥＴとすればよい。 また、上記実施例では入力段１がＮチャネルＭＯＳＦＥＴを入力トランジスタとするＮＭＯＳ入力の差動増幅回路で構成されているものを示したが、ＰチャネルＭＯＳＦＥＴを入力トランジスタとするＰＭＯＳ入力の差動増幅回路を入力段に用いたバッファアンプにも適用できることはいうまでもない。

【００１８】以上説明したように上記実施例は、入力段にフォーデッドカスコード型差動増幅器を用い、その後段にＰＭＯＳ入力の差動増幅段とＮＭＯＳ入力の差動増幅段からなるプリバッファをレベルシフタとして設け、
かつこれらのプリバッファ内のカレントミラー接続された負荷ＭＯＳＦＥＴのドレイン端子間に各々抵抗を入れてプリバッファの利得を１０dB程度以下に抑え、この低利得のプリバッファによってプッシュプル出力段の各出力ＭＯＳＦＥＴをそれぞれ駆動させるようにしたので、
プリバッファの入力オフセットバラツキによる出力段のバイアス点の変動を実用的な許容範囲内に抑えることができ、量産時の諸パラメータ依存性に対しても耐性の高い回路を提供できるという作用により、消費電力および特性が安定であり、しかも低消費電力で大きな駆動能力を持つＡＢ級増幅器を実現できるという効果がある。

【００１９】（実施例２）図３には、この発明のその他の一実施例が示されている。 前述の実施例（図１の回路）との相違点は、抵抗素子として機能しているＰチャネル型ＭＯＳＦＥＴＱ４１およびＮチャネル型ＭＯＳＦ
ＥＴ Ｑ４２のゲ−ト端子に、図４に示すようなバイアス回路で発生された接地電位と電源電圧ＶDDの中間の電位であるＶB3，ＶB4がそれぞれ印加されるところにある。 また、この実施例では、出力端子ＯＵＴと出力ＭＯ
ＳＦＥＴ Ｑ３１，Ｑ３２のゲート端子との間および出力端子ＯＵＴと入力段１の出力ノードｎ ₀との間にそれぞれ位相補償用の容量Ｃ１，Ｃ２，Ｃ３と抵抗Ｒ１が接続されている。 上記バイアス電位ＶB3，ＶB4としては、
ＭＯＳＦＥＴ Ｑ４１，Ｑ４２を非飽和領域から飽和領域にかけて動作させるような電位が選択される。 具体的には、バイアス電位ＶB3は０Ｖよりも高くバイアスＶB1
よりも低い電位に、またバイアス電位ＶB4はＶB2よりも高く電源電圧ＶDDよりも低い電位に、それぞれ設定される。

【００２０】本実施例でも、ＭＯＳＦＥＴ Ｑ４１とＱ
４２のオン抵抗を調整することで、定常状態(入力電位がアナログ基準電位と同一である非動作状態)でのプリバッファ２ａと２ｂの利得が１０ｄＢ程度になる様にしている。 このＭＯＳＦＥＴ Ｑ４１とＱ４２のゲ−ト端子にバイアス回路４からのバイアス電位ＶB3，ＶB4を印加することにより次に示す特性の向上が実現できる。 すなわち、アンプの入力電位Ｖｉが１．９Ｖのようなアナログ基準電位より高くなると、プッシュプル出力段３のＭＯＳＦＥＴ Ｑ３１を駆動するプリバッファ２ａの利得が増大する。 この結果、ＭＯＳＦＥＴ Ｑ３１のゲ−
ト端子の振込み電圧が大きくなるので、高電位側の最大駆動電流が増大し負荷の駆動能力が増大する。 逆に、アンプの入力電位Ｖｉがアナログ基準電位より低くなると、プッシュプル出力段３のＭＯＳＦＥＴ Ｑ３２を駆動するプリバッファ２ｂの利得が増大する。 この結果、
ＭＯＳＦＥＴ Ｑ３２のゲ−ト端子の振込み電圧が大きくなるので、低電位側の最大駆動電流が増大し負荷の駆動能力が増大する。

【００２１】次に、上記プリバッファの利得特性が実現されるメカニズムを説明する。 アンプの入力電位Ｖｉが変化すると、ＭＯＳＦＥＴ Ｑ４１，Ｑ４２のソース・
ドレイン間電圧Ｖｄｓも変化する。 図１の回路のように、ＭＯＳＦＥＴ Ｑ４１，Ｑ４２のゲ−ト端子に接地電位と電源電圧ＶDDがそれぞれ印加されていると、入力電位の変化に伴いＶｄｓが変化してもＭＯＳＦＥＴ Ｑ
４１，Ｑ４２は常に非飽和領域で動作するため、ＭＯＳ
ＦＥＴの抵抗値はほとんど一定となりプリバッファ２
ａ，２ｂの利得も一定となる。

【００２２】これに対し、本実施例のアンプでは、ＭＯ
ＳＦＥＴ Ｑ４１，Ｑ４２のゲ−ト端子にバイアス回路４からのバイアス電位ＶB3，ＶB4がそれぞれ印加されているため、アンプの入力電位Ｖｉがアナログ基準電位より高くなると、ＭＯＳＦＥＴＱ４１はソース・ドレイン間電圧Ｖｄｓが増大するのに伴い、図５に示す様に非飽和領域から飽和領域で動作するようになり、ソース・ドレイン間電圧Ｖｄｓが大きいほどＭＯＳＦＥＴ Ｑ４１
の抵抗値が大きくなり、この結果プリバッファ２ａの利得が増大する。

【００２３】すなわち、ＭＯＳＦＥＴのオン抵抗Ｒon
は、Ｒon＝Ｖｄｓ／Ｉｄｓで表されるので、図５に示されている直線Ｓ１，Ｓ２，Ｓ３，Ｓ４の傾き（＝Ｉｄｓ
／Ｖｄｓ＝１／Ｒon）が小さくなるほど、つまりドレイン電流Ｉｄｓが大きくなるほどＭＯＳＦＥＴのオン抵抗Ｒonは大きくなる。 そのため、プリバッファ２ａの利得が増大する。 一方、アンプの入力電位Ｖｉがアナログ基準電位より低くなると、プリバッファ２ｂ内のＭＯＳＦ
ＥＴ Ｑ４２はソース・ドレイン間電圧Ｖｄｓが増大するのに伴い、非飽和領域から飽和領域で動作するようになるため、ソース・ドレイン間電圧Ｖｄｓが大きいほどＭＯＳＦＥＴ Ｑ４２の抵抗値が大きくなる。 その結果、プリバッファ２ｂの利得が増大する。

【００２４】図６および図７には、図１のアンプの入力電位Ｖｉに対するＭＯＳＦＥＴ Ｑ４１，Ｑ４２のオン抵抗の特性（入力電圧依存性）および入力電位Ｖｉに対するプリバッファ２ａ，２ｂの利得の特性が示されている。 図６において、■印で示されているのがＭＯＳＦＥ
Ｔ Ｑ４１，Ｑ４２のオン抵抗をプロットしたものである。 ＭＯＳＦＥＴ Ｑ４１，Ｑ４２は、同一の特性を示している。 また、図７において、□印で示されているのがプリバッファ２ａの利得をプロットしたもの、◆印で示されているのがプリバッファ２ｂの利得をプロットしたものである。 一方、図８および図９には、図３のアンプの入力電位Ｖｉに対するＭＯＳＦＥＴのオン抵抗の特性および入力電位Ｖｉに対するプリバッファ２ａ，２ｂ
の利得の特性が示されている。

【００２５】図８において、□印で示されているのがＭ
ＯＳＦＥＴ Ｑ４１のオン抵抗をプロットしたもの、◆
印で示されているのがＭＯＳＦＥＴ Ｑ４２のオン抵抗をプロットしたものである。 また、図９において、□印で示されているのがプリバッファ２ａの利得をプロットしたもの、◆印で示されているのがプリバッファ２ｂの利得をプロットしたものである。 これより、図１の回路ではプリバッファ２ａ，２ｂの利得およびＭＯＳＦＥＴ
Ｑ４１，Ｑ４２のオン抵抗は入力電位Ｖｉの対してほぼ一定であるが、図３の回路ではそれぞれの負荷駆動時にＭＯＳＦＥＴ Ｑ４１，Ｑ４２のオン抵抗が大きくなり、プリバッファ２ａ，２ｂの利得も増大することが分かる。

【００２６】ただし、一般的にＮチャネルＭＯＳＦＥＴ
の方がＰチャネルＭＯＳＦＥＴよりも駆動能力が大きいので、負荷駆動時に、出力段３のＭＯＳＦＥＴ Ｑ３２
を駆動するプリバッファ２ｂよりも出力段のＭＯＳＦＥ
Ｔ Ｑ３１を駆動するプリバッファ２ａの利得が大きくなる様に、プリバッファ２ａ，２ｂの可変利得特性に非対称性を持たせるようにするとよい。 具体的には、ＭＯ
ＳＦＥＴ Ｑ４１とＱ４２のサイズを調整して、Ｑ４１
の抵抗値の方が大きくなるようにする方法がある。 このようにして本実施例のバッファアンプは、定常状態でのプリバッファの利得を１０dB程度以下に抑え、プリバッファの入力オフセットバラツキによる出力段のバイアス点の変動を実用的な許容範囲内に抑えることができるとともに、入力電位Ｖｉが変化したときにプリバッファの利得が増大することにより、低インピ−ダンス負荷の駆動能力が大幅に改善されるようになる。

【００２７】図４には、図３のバッファアンプに適したプロセスバラツキの小さなバイアス回路の構成例が示されている。 図２のバイアス回路との相違点は、ＭＯＳＦ
ＥＴＱ５７とＱ５６との間に、ダイオード接続されたレベルダウン用のＭＯＳＦＥＴ Ｑ６０が接続されているとともに、ＭＯＳＦＥＴ Ｑ５８とＱ５９との間にＭＯ
ＳＦＥＴ Ｑ６１とダイオード接続のＭＯＳＦＥＴＱ６
２とが直列形態で接続され、Ｑ６１は上記ＭＯＳＦＥＴ
Ｑ６０とカレントミラー接続されているところにある。 この実施例のバイアス回路においても、ＭＯＳＦＥ
Ｔ Ｑ５７とＱ５８に流れる電流が同一（ＩB ₂ ）になるように設計される。 そして、各ＭＯＳＦＥＴのしきい値電圧Ｖthを利用して、例えばバイアス電圧ＶB1は電源電圧ＶDDよりもＭＯＳＦＥＴ Ｑ５７のＶth分低い約４．
２Ｖ、バイアス電圧ＶB3はさらにＭＯＳＦＥＴ Ｑ６０
のＶth分低い約３．４Ｖ、バイアス電圧ＶB2は接地電位よりもＭＯＳＦＥＴ Ｑ５９のＶth分高い約０．７Ｖ、
バイアス電圧ＶB4はさらにＭＯＳＦＥＴ Ｑ６２のＶth
分高い約１．４Ｖが発生されるように各素子の定数が決定されている。

【００２８】図１０には本発明のアンプを使用して好適なシステムの一例としてのＩＳＤＮ通信網の概略が示されている。 近年、通信網のデジタル化いわゆるＩＳＤＮ
通信網の開発が進められている。 このＩＳＤＮ通信網では、加入者宅１０と局２０との間が一対の加入者線３０
によって接続されている。 エコ−キャンセラ方式の回線終端装置４０が加入者宅１０と局２０にそれぞれ置かれ、既存の加入者線を用いて、１４４ｋｂｐｓのような高速デジタル伝送が可能とされている。 なお、図１０において、１１はディジタル電話器、１２はファクシミリ、１３はパーソナル・コンピュータのようなデータ端末機、２１はＩＳＤＮ交換機である。

【００２９】図１１には、上記回線終端装置４０の一実施例が示されている。 同図において、４１は加入者線３
０の終端に接続されたトランス、４２ａ，４２ｂは上記トランス４１を介して加入者線３０を駆動するラインドライバ、４３は例えば２Ｂ１Ｑ方式で送信データ（ディジタル信号）を符号化するとともに符号化された信号をＤ／Ａ変換してラインドライバ４２ａ，４２ｂに差動信号Ｖｉ，Ｖｉ'の形で供給する送信信号発生回路である。 また、４４は加入者線３０を介して局２０から送られてきた受信信号をディジタル信号に変換するＡ／Ｄ変換器、４５はラインドライバ４２ａ，４２ｂが上記トランス４１を介して加入者線３０を駆動したときにトランスで反射して受信側のラインにのるエコー信号を送信データに基いて予測して、上記Ａ／Ｄ変換後の受信信号に加算してキャンセルさせる信号を生成するディジタル信号処理部である。

【００３０】上記回線終端装置４０は局２０からの給電で動作するため、使用できる電力に制限がある。 また、
ラインドライバは送信パルス信号をトランスを介して回線に送出するバッファアンプであり、低インピ−ダンスの負荷を大振幅で駆動する必要がある。 このため大きな駆動能力と高いリニアリティ及び低消費電力動作が要求される。 この実施例では、図１や図３に示されているようなアンプをラインドライバ４２ａ，４２ｂとして使用することにより、装置の伝送特性の向上及び低消費電力化を図っている。 また、図１１に示すごとくラインドライバを２個用いた差動出力の構成とすることにより、ダイナミックレンジが２倍になるとともに、耐雑音性も向上される。

【００３１】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 例えば上記実施例では、プリバッファ２ａの負荷ＭＯＳＦＥＴ
Ｑ２３，Ｑ２４のドレイン端子間に抵抗素子としてＭＯ
ＳＦＥＴ Ｑ４１を、またプリバッファ２ｂの負荷ＭＯ
ＳＦＥＴ Ｑ２８，Ｑ２９との間に抵抗素子としてＭＯ
ＳＦＥＴ Ｑ４２をそれぞれ接続させ、ＭＯＳＦＥＴ
Ｑ４１，Ｑ４２のゲート端子にこれらを非飽和領域から飽和領域にかけて動作させるような電位を印加して、Ｍ
ＯＳＦＥＴ Ｑ４１とＱ４２のオン抵抗を可変にすることで、アンプの入力電位Ｖｉが変化したときにプリバッファ２ａ，２ｂの利得を増大させるようにしているが、
プリバッファ２ａ，２ｂの利得を増大させる方法はこれに限定されるものでなく、例えばプリバッファ２ａ，２
ｂに流される電流を変化させることによって利得を増大させるようにしてよい。

【００３２】また、上記実施例では、同一チップ上に設けられたバイアス回路からプリバッファ２ａ，２ｂ内の可変抵抗ＭＯＳＦＥＴ Ｑ４１とＱ４２のゲート電圧を与えるようにしているが、この電圧はチップの外部から与えるようにしても良い。 以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である加入者線を駆動する送信バッファアンプに適用した場合を例にとって説明したが、この発明はそれに限定されるものでなく、低インピーダンスの負荷を駆動する演算増幅器一般に利用することができる。

【００３３】

【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 すなわち、最小サイズの出力ＭＯＳＦ
ＥＴで低インピーダンスの負荷を、低消費電力でしかも安定して駆動可能なＡＢ級動作のバッファアンプを実現することができる。 また、プリバッファの入力オフセットバラツキによる出力特性の変動を実用的な許容範囲内に抑えつつ、低インピ−ダンス負荷の駆動能力を改善することができる。

【図面の簡単な説明】

【図１】本発明に係るバッファアンプの一実施例を示す回路図

【図２】図１のアンプにおけるバイアス回路の構成例を示す回路図

【図３】本発明に係るバッファアンプにおける他の実施例を示す回路図

【図４】図３のアンプにおけるバイアス回路の構成例を示す回路図

【図５】ＭＯＳＦＥＴのオン抵抗のＶｄｓ依存性を示すグラフ

【図６】図１のアンプにおけるＭＯＳＦＥＴのオン抵抗の入力電圧依存性を示すグラフ

【図７】図１のアンプにおけるプリバッファ利得の入力電圧依存性を示すグラフ

【図８】図３のアンプにおけるＭＯＳＦＥＴのオン抵抗の入力電圧依存性を示すグラフ

【図９】図３のアンプにおけるプリバッファ利得の入力電圧依存性を示すグラフ

【図１０】ＩＳＤＮ通信網のシステム構成の一例を示す説明図

【図１１】ＩＳＤＮ通信網の回線終端装置の一例を示すブロック図

【図１２】従来のバッファアンプの一例を示す回路図

【符号の説明】

１ 入力段 ２ａ，２ｂ プリバッファ（レベルシフト段） ３ 出力段 ４ バイアス回路 Ｑ３１，Ｑ３２ 出力ＭＯＳＦＥＴ Ｑ４１，Ｑ４２ ＭＯＳ抵抗