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具有输出阻抗补偿辅助差分晶体管的数模转换器电流单元

阅读：195发布：2024-01-15

专利汇可以提供具有输出阻抗补偿辅助差分晶体管的数模转换器电流单元专利检索，专利查询，专利分析的服务。并且本发明披露的具有均衡阻抗辅助结构的电流单元可以布局在数模转换器（DAC）或其他转换器或应用中。具有均衡阻抗辅助结构的电流单元包括并联的主差分晶体管和辅助差分晶体管，辅助差分晶体管的栅极驱动与主差分晶体管的栅极驱动是相反的。来自辅助差分晶体管的辅助电流要比主差分晶体管切换的主电流小很多。单元的电流不会关断为零，而是变为辅助电流。电流单元的开状态阻抗和闭状态阻抗可以通过电路设计而设计成相互匹配，所以不管数字输入值是多少，阻抗都是相同的。可以调整辅助差分晶体管的宽度和长度，使得电流单元在开和闭状态时的总输出阻抗是匹配的。因为输出阻抗与输入码无关，所以高速性能得到提高。，下面是具有输出阻抗补偿辅助差分晶体管的数模转换器电流单元专利的具体信息内容。

权利要求

1.一个具有辅助结构的电流单元，包括：
第一主差分晶体管，其栅极接收一个真输入，在一个尾节点和一个真输出节点之间有导通沟道；
第一辅助差分晶体管，其栅极接收一个补输入，在所述尾节点和所述真输出节点之间有导通沟道；
第二主差分晶体管，其栅极接收所述补输入，在所述尾节点和一个补输出节点之间有导通沟道；
第二辅助差分晶体管，其栅极接收所述真输入，在所述尾节点和所述补输出节点之间有导通沟道；
第一负载装置，其连接在所述真输出节点和第一电源节点之间；
第二负载装置，其连接在所述补输出节点和所述第一电源节点之间；
共源共栅晶体管，其在所述尾节点和一个共源共栅节点之间有一沟道；
尾晶体管，其在所述共源共栅节点和第二电源节点之间有一沟道；
其中在闭状态期间，当所述第一主差分晶体管关断时，所述第一辅助差分晶体管传导一辅助电流到所述真输出节点，并贡献一辅助开阻抗给所述真输出节点，所述第一主差分晶体管贡献一主闭阻抗给所述真输出节点；
其中在开状态期间，当所述第一主差分晶体管导通时，所述第一主差分晶体管传导一主电流到所述真输出节点，并贡献一主开阻抗给所述真输出节点，所述第一辅助差分晶体管贡献一辅助闭阻抗给所述真输出节点；
由此，在开状态期间，所述辅助闭阻抗贡献给所述真输出节点，在闭状态期间，所述辅助开阻抗贡献给所述真输出节点。
2.根据权利要求1所述的具有辅助结构的电流单元，其中在开状态期间所述真输出节点的输出阻抗值和在闭状态期间所述真输出节点的输出阻抗值匹配在20％以内，由此，输出阻抗在开状态和闭状态是匹配的。
3.根据权利要求1所述的具有辅助结构的电流单元，其中所述辅助开阻抗的倒数和所述主闭阻抗的倒数的第一和，与所述辅助闭阻抗的倒数和所述主开阻抗的倒数的第二和，是匹配的；
由此，开和闭状态阻抗在所述辅助电流单元中是匹配的。
4.根据权利要求3所述的具有辅助结构的电流单元，其中所述第一和和所述第二和匹配在20％以内。
5.根据权利要求4所述的具有辅助结构的电流单元，其中所述主电流至少比所述辅助电流大5倍；
其中所述第一主差分晶体管的尺寸比所述第一辅助差分晶体管的尺寸要大。
6.根据权利要求5所述的具有辅助结构的电流单元，其中所述真输出节点连接到多个所述具有辅助结构的电流单元，每个具有辅助结构的电流单元接收一个数字码的差分比特作为所述真输入；
其中所述多个具有辅助结构的电流单元将所述数字码转换成一个模拟电流通过所述真输出节点；
由此，所述多个具有辅助结构的电流单元形成一个数模转换器(DAC)。
7.根据权利要求6所述的具有辅助结构的电流单元，其中所述数字码是温度计码；
其中所述多个具有辅助结构的电流单元包括相同尺寸的单元，其包括具有相同第一尺寸的主差分晶体管和具有相同第二尺寸的辅助差分晶体管；
其中每个具有辅助结构的电流单元贡献相等的阻抗给所述真输出节点。
8.根据权利要求6所述的具有辅助结构的电流单元，其中所述第一和第二主差分晶体管、所述第一和第二辅助差分晶体管、所述共源共栅晶体管、和所述尾晶体管都是n沟道晶体管；
其中所述第二电源节点是地电位。
9.根据权利要求6所述的具有辅助结构的电流单元，其中所述第一和第二主差分晶体管、所述第一和第二辅助差分晶体管、所述共源共栅晶体管、和所述尾晶体管都是p沟道晶体管；
其中所述第二电源节点是一电源。
10.一个具有均衡阻抗辅助结构的电流单元，包括：
第一主差分晶体管装置，其用于从第一输出传导第一主电流及一主开阻抗到一尾节点，以响应处于开单元状态的第一输入，当所述第一输入处于闭单元状态时，其隔离一个主闭阻抗；
第一辅助差分晶体管装置，其用于从所述第一输出传导第一辅助电流及一辅助开阻抗到所述尾节点，以响应处于闭单元状态的第一逆输入，当所述第一逆输入处于开单元状态时，其隔离一个辅助闭阻抗；
第二主差分晶体管装置，其用于从第二输出传导第二主电流及所述主开阻抗到所述尾节点，以响应处于开单元状态的第一逆输入，当所述第一逆输入处于闭单元状态时，其隔离所述主闭阻抗；
第二辅助差分晶体管装置，其用于从所述第二输出传导第二辅助电流及所述辅助开阻抗到所述尾节点，以响应处于闭单元状态的所述第一输入，当所述第一输入处于开单元状态时，其隔离所述辅助闭阻抗；
第一负载，其连接在第一电源和所述第一输出之间；
第二负载，其连接在所述第一电源和所述第二输出之间；
尾装置，其连接在所述尾节点和第二电源之间。
11.根据权利要求10所述的具有均衡阻抗辅助结构的电流单元，其中所述主开阻抗和所述辅助闭阻抗的并联组成了一个组合的开单元状态值；
其中所述主闭阻抗和所述辅助开阻抗的并联组成了一个组合的闭单元状态值；
其中所述组合的开单元状态值和所述组合的闭单元状态值匹配到10％以内；
由此，单元阻抗在开单元状态和闭单元状态时是匹配的。
12.根据权利要求11所述的具有均衡阻抗辅助结构的电流单元，其中所述第一主电流和所述第二主电流，每个都比所述第一辅助电流或所述第二辅助电流要至少大10倍。
13.根据权利要求11所述的具有均衡阻抗辅助结构的电流单元，其中所述尾装置包括：
共源共栅晶体管装置，用于在所述尾节点和一个共源共栅节点之间传导电流，以响应一个共源共栅偏压；
尾晶体管装置，用于在所述共源共栅节点和所述第二电源之间传导电流，以响应一个偏压。
14.根据权利要求13所述的具有均衡阻抗辅助结构的电流单元，其中所述第一主差分晶体管装置包括一个n沟道晶体管；
其中所述第一辅助差分晶体管装置包括一个n沟道晶体管；
其中所述第二主差分晶体管装置包括一个n沟道晶体管；
其中所述第二辅助差分晶体管装置包括一个n沟道晶体管；
其中所述第二电源包括一个地电位。
15.根据权利要求13所述的具有均衡阻抗辅助结构的电流单元，其中所述第一主差分晶体管装置包括一个p沟道晶体管；
其中所述第一辅助差分晶体管装置包括一个p沟道晶体管；
其中所述第二主差分晶体管装置包括一个p沟道晶体管；
其中所述第二辅助差分晶体管装置包括一个p沟道晶体管；
其中所述第二电源包括一个电源电压，所述第一电源包括一个地电位。
16.一种电流单元，包括：
多个根据权利要求13所述的具有均衡阻抗辅助结构的电流单元，在多个所述具有均衡阻抗辅助结构的电流单元中的每个单元都连接到所述第一输出和所述第二输出，每个单元接收一个数字码的差分比特作为所述第一输入；
其中多个所述具有均衡阻抗辅助结构的电流单元将所述数字码转换成一个模拟电流通过所述第一输出；
由此，多个所述具有均衡阻抗辅助结构的电流单元构成一个数模转换器(DAC)。
17.一个转换器，包括：
一个数字输入，其有多个输入比特；
第一输出线路；
第二输出线路；
多个电流单元，每个电流单元都连接到所述第一输出线路和连接到所述第二输出线路，并接收所述多个输入比特中的一个输入比特；
所述多个电流单元中的每个电流单元包括：
第一主差分晶体管，其栅极接收所述输入比特，并在一个尾节点和所述第一输出线路之间有一传导沟道；
第一辅助差分晶体管，其栅极接收所述输入比特的补信号，并在所述尾节点和所述第一输出线路之间有一传导沟道；
第二主差分晶体管，其栅极接收所述输入比特的补信号，并在所述尾节点和所述第二输出线路之间有一传导沟道；
第二辅助差分晶体管，其栅极接收所述输入比特，并在所述尾节点和所述第二输出线路之间有一传导沟道；
第一负载装置，其连接在所述第一输出线路和第一电源节点之间；
第二负载装置，其连接在所述第二输出线路和所述第一电源节点之间；
一个共源共栅晶体管，其在所述尾节点和一个共源共栅节点之间有沟道；
一个尾晶体管，其在所述共源共栅节点和第二电源节点之间有沟道；
其中在闭状态期间，当所述第一主差分晶体管关断时，所述第一辅助差分晶体管传导一辅助电流到所述第一输出线路，并贡献一辅助开阻抗给所述第一输出线路，所述第一主差分晶体管贡献一主闭阻抗给所述第一输出线路；
其中在开态期间，当所述第一主差分晶体管接通时，所述第一主差分晶体管传导一主电流到所述第一输出线路，并贡献一主开阻抗给所述第一输出线路，所述第一辅助差分晶体管贡献一辅助闭阻抗给所述第一输出线路；
由此，在开状态期间，所述辅助闭阻抗贡献给所述第一输出线路，在闭状态期间，所述辅助开阻抗贡献给所述第一输出线路。
18.根据权利要求17所述的转换器，其中在开状态期间由一个电流单元贡献给所述第一输出线路的输出阻抗值，和在闭状态期间由一个电流单元贡献给所述第一输出线路的输出阻抗值，能匹配到20％内；
由此，输出阻抗在开状态和闭状态时是匹配的。
19.根据权利要求17所述的转换器，其中所述辅助开阻抗的倒数和所述主闭阻抗的倒数的第一和，与所述辅助闭阻抗的倒数和所述主开阻抗的倒数的第二和，匹配在20％内；
由此，开和闭状态阻抗在所述电流单元中是匹配的。
20.根据权利要求17所述的转换器，其中所述多个电流单元中的每个电流单元都有相同尺寸，当输入到所述电流单元的所述输入比特是开状态时，产生相同的第一开电流到所述第一输出线路，当输入到所述电流单元的所述输入比特是闭状态时，产生相同的第一闭电流到所述第一输出线路。

说明书全文

具有输出阻抗补偿辅助差分晶体管的数模转换器电流单元

【技术领域】

[0001] 本发明涉及电流单元(current-cell)数模转换器(DAC)，特别涉及其阻抗不取决于数字码(digital code)的电流单元。【背景技术】

[0002] 很多应用都使用转换器，如数模转换器(DAC)。在诸如工业、医学、汽车、和消费领域的应用里，往往需要使用高速且高分辨率的DAC。

[0003] 电流单元DAC中有多个电流单元，它们通过一个数字码来接通或断开电流。这些电流汇总后产生一个组合模拟电流，其即是该数字码的模拟表示。该组合模拟电流经过一个电阻器后就被转换成一个模拟电压。

[0004] 温度计码DAC总共有2N-1个电流单元，每个电流单元产生相同的电流。二进制加权DAC中的电流单元，其电流是每个后续电流单元的双倍。混合型DAC有一些二进制加权电流单元诸如用于最高有效位(MSB)和一些相同的电流单元诸如用于最低有效位(LSB)。

[0005] 图1显示一个电流单元DAC。所有电流源31、32、33、…、35、36都有相同的电流I0。一个数字输入被转换成温度计码S1、S2、S3、…、S(2N-2)、S(2N-1)以控制开关21、22、23、…、25、26。每个开关都让单元电流I0要么切换到真输出OUT+要么切换到补输出OUT-。模拟电源电压AVDD和OUT-、OUT+之间的电阻器10、12产生模拟电压，该电压是从由温度计码表示的数字值而转换来的。

[0006] 图2是DAC的频谱性能图。DAC输出的信号强度在基频F0处是最强的。信号强度在其他运行频率上较弱，但是在杂散频率(spur frequency)F1上则较高。基频上的信号强度14和杂散频率上的信号强度16之间的差值即是无杂散动态范围(SFDR)。对于性能较好的高速DAC来说，较大的SFDR是很重要的。

[0007] 通常在基频的谐波上出现较大的杂散(spur)，特别是二阶和三阶谐波上。较高输出阻抗的电流单元可以增加SFDR。

[0008] 发明人已经认识到输出阻抗是随着将被转换的数字码的变化而变化的。与码相关的输出阻抗是谐波失真的一个原因，谐波失真会增加杂散信号强度，因此减小SFDR，而降低DAC的高速性能。

[0009] 为改进DAC的高速性能即在谐波上有降低的杂散，DAC最好能有不随着数字码而变化的高输出阻抗。DAC最好是由具有与被转换的数字码无关的恒定输出阻抗的电流单元构成。【附图说明】

[0010] 图1显示一个电流单元DAC。

[0011] 图2是DAC频谱性能图。

[0012] 图3是一个理想化的具有均衡输出阻抗的电流单元DAC示意图。

[0013] 图4显示一个具有辅助电流驱动器的电流单元，其输出阻抗在开(ON)和闭(OFF)状态时是相等的。

[0014] 图5是用于DAC的一个具有均衡阻抗辅助结构的电流单元的NMOS实施。

[0015] 图6是用于DAC的一个具有均衡阻抗辅助结构的电流单元的PMOS实施。

[0016] 图7是一个标准电流单元和一个具有均衡阻抗辅助结构的电流单元的输出阻抗关于频率的函数图。【具体实施方式】

[0017] 本发明涉及改进的电流单元DAC。以下描述使本领域技术人员能够依照特定应用及其要求制作和使用在此提供的本发明。所属领域的技术人员将明了对优选实施例的各种修改，且本文所界定的一般原理可应用于其它实施例。因此，本发明不希望限于所展示和描述的特定实施例，而是应被赋予与本文所揭示的原理和新颖特征一致的最广范围。

[0018] 图3是一个理想化的具有均衡输出阻抗的电流单元DAC示意图。一个数字值由一个温度计码值M来表示。M可以是从0到2N-1的任一值。在此示意图中M将被转换成一个模拟电流。

[0019] 电流源31、32、33、…、35、36都有相同的电流I0。一个数字输入被转换成温度计码N NS1、S2、S3、…、S(2-2)、S(2-1)以控制开关21、22、23、…、25、26。每个开关都让单元电流I0要么切换到真输出OUT+要么切换到补输出OUT-。可以添加电阻器(未显示)到模拟电源电压AVDD和OUT-、OUT+之间以产生模拟电压，该电压是从由温度计码M表示的数字值而转换来的。

[0020] 切换到真输出OUT+上的总电流是M*I0。切换到补输出OUT-上的总电流是(2N-1-M)*I0。

[0021] 每个电流单元可以模仿成具有两个阻抗，一个开阻抗(ON impedance)，一个闭阻抗(OFF impedance)。开阻抗远比闭阻抗要小很多。当电流单元接通时，其开阻抗就和其电流源并联。电流源可以由接通的晶体管(因此有低通道电阻和大电流)来实施。

[0022] 当电流单元关闭时，其闭阻抗就连接到开关输出。电流单元可以由断开的晶体管(因此有高通道电阻和小电流)来实施。

[0023] 在一个要转换数字温度计码值M的具有2N-1个电流单元的温度计码DAC中，有M个电流单元是接通/打开的。剩下的2N-1-M个电流单元是断开/关闭的。

[0024] 这M个接通/打开的电流单元的电流源31、32、33、…被开关21、22、23、…切换到输出OUT+，因为S1、S2、S3、…为高。OUT+也通过开关21、22、23、…而连接到开阻抗41、42、43、…。在这M个电流单元中，补输出OUT-因为开关21、22、23、…而与这些电流单元是断开的，但是OUT-仍然连接到更大的闭阻抗91、92、93、…上。

[0025] 剩下的断开/关闭的2N-1-M个电流单元的电流源…、35、36被开关…、25、26切换到补输出OUT-，因为温度计码…、S(2N-2)、S(2N-1)为低。OUT-也通过开关…、25、26而连接到开阻抗…、45、46。在这2N-1-M个电流单元中，真输出OUT+因为开关…、25、26而与这些电流单元是断开的，但是OUT+仍然连接到闭阻抗…、95、96上。

[0026] 观察输出OUT+，其连接到M个开阻抗41、42、43、…和2N-1-M个闭阻抗…、95、96上。线路OUT+的总输出阻抗Z+的倒数为：

[0027] 1/Z+＝M*(1/ZON)+(2N-1-M)*(1/ZOFF)

[0028] 其中ZON是每个电流单元的开阻抗，ZOFF是每个电流单元的闭阻抗，M是被温度计码接通/打开的单元的数量。

[0029] 对于补输出OUT-，其连接到M个闭阻抗91、92、93、…和2N-1-M个开阻抗…、45、46上。线路OUT-的总输出阻抗Z-的倒数为：

[0030] 1/Z-＝M*(1/ZOFF)+(2N-1-M)*(1/ZON)

[0031] 发明人已经认识到，对于一个简单的电流单元晶体管，尽管闭阻抗通常要远远高于开阻抗，但是可以添加辅助电流单元晶体管(shadow current cell transistor)以调整阻抗。不是完全关断所有电流，而是可以容许并通过一点点小的闭电流(OFF current)。这点小的闭电流使得输出阻抗可以调整。

[0032] 特别是，添加辅助晶体管到一个电流单元，可以使得电流单元总的开阻抗和闭阻抗相等。当每个电流单元的开阻抗和闭阻抗相等时，那么输出阻抗就不会随着输入码而变了，因为不管该单元是开还是闭，该单元的阻抗都是相同的。当单元阻抗不再随着数字输入值而变化时，由于杂散而出现的谐波失真就会减轻，而提供更好的高速性能和SFDR。

[0033] 图4显示具有辅助电流驱动器的电流单元，其输出阻抗在开(ON)和闭(OFF)状态时是相等的。每个电流单元包括主单元驱动器和辅助驱动器。

[0034] 主单元驱动器由电流源30模拟，其通过开关20在输出线路OUT+、OUT-之间切换，以响应温度计码中的一个比特S。辅助驱动器由电流源38模拟，其通过开关28在输出线路OUT+、OUT-之间切换，以响应温度计码中比特S的逆SB。主电流源30切换一较大的电流I，而辅助电流源切换一小很多的电流I1。

[0035] 因为主电流源30被S切换，而辅助电流源被SB切换，所以主电流I和辅助电流I1被切换到相反输出。例如，当S＝1和SB＝0时，主电流I被切换到OUT+，次级电流I1就被切换到OUT-。当S＝0和SB＝1时，主电流I被切换到OUT-，次级电流I1就被切换到OUT+。因此总有一些电流被切换到每个输出上。在闭状态，OUT+仍然接收到辅助电流I1，而不是零电流。

[0036] 在主单元中，开阻抗40总是和主电流源30并联。开阻抗40和主电流源30两个都通过开关20而连接到OUT+(或OUT-)。闭阻抗90通过开关20’而切换到另一个输出OUT-(或OUT+)。两个开关20、20’都对比特S响应。

[0037] 对于辅助驱动器，开1阻抗(ON1 impedance)48总是和辅助电流源38并联。开1阻抗48和辅助电流源38两个都通过开关28而连接到OUT-(或OUT+)。闭1阻抗(OFF1 impedance)
98通过开关28’而切换到另一个输出OUT+(或OUT-)。两个开关28、28’都对比特S的逆SB响应。注意到开关20、20’和开关28、28’是相反连接(OUT+或OUT-的相反)。

[0038] 所以在主单元中当S＝1时，开关20连接OUT+到电流I和连接到开阻抗40，ZON，而开关20’连接闭阻抗90，ZOFF，到OUT-。对于辅助驱动器，开关28’连接闭1阻抗98，ZOFF1，到OUT+，而开关28连接OUT-到电流I1和开1阻抗48，ZON1。

[0039] 设计匹配的开和闭阻抗

[0040] 所以对于S＝1，即开状态，OUT+接收主电流I和阻抗ZON和ZOFF1。OUT-接收辅助电流I1和阻抗ZOFF和ZON1。

[0041] 对于S＝0，即闭状态，OUT+接收辅助电流I1和阻抗ZOFF和ZON1。OUT-接收主电流I和阻抗ZON和ZOFF1。

[0042] 因为每个输出接收两个并联的阻抗，所以在开状态期间加在输出OUT+上的总输出阻抗就是：

[0043] 1/Z(ON)＝1/ZON+1/ZOFF1

[0044] 在闭状态期间加在输出OUT+上的总输出阻抗就是：

[0045] 1/Z(OFF)＝1/ZOFF+1/ZON1

[0046] 发明人认识到这四个阻抗ZON、ZOFF、ZON1、ZOFF1可以通过设计而调整，如通过改变由电流源和阻抗来模拟的晶体管的沟道宽度W、沟道长度L、和源极、栅极、漏极电压，或者通过使用其他晶体管类型，如使用双极晶体管用于辅助晶体管和使用MOS晶体管用于主晶体管。

[0047] 可以通过设计电流单元使开状态阻抗匹配闭状态阻抗，而消除码对输出阻抗的影响。如果设计目标达到了，那么电流单元的输出阻抗就是相同的，而与施加到电流单元上的数字码(S、SB)无关。

[0048] 图5是DAC的一个具有均衡阻抗辅助结构的电流单元采用NMOS的实施例。在此具有均衡阻抗辅助结构的电流单元60的实施例中，晶体管50、52、54、56、62、64、66、68都是n-沟道晶体管。

[0049] 温度计码的比特S施加在主差分晶体管50、52的栅极上，其中正信号SP施加在主差分晶体管50的栅极上，负或逆信号SN施加在主差分晶体管52的栅极上。信号SP、SN可以是差分信号。尾电流在主差分晶体管50、52之间导引。尾电流是通过共源共栅晶体管64和尾晶体管62而产生的。

[0050] 负载晶体管66驱动电流到输出OUT+，而负载晶体管68驱动电流到输出OUT-。偏压VC2施加在负载晶体管66、68的栅极上。偏压VB施加在尾晶体管62的栅极上，共源共栅偏压VC1施加在共源共栅晶体管64的栅极上。

[0051] 具有均衡阻抗辅助结构的电流单元60有主差分晶体管50、52，它们比辅助差分晶体管54、56大很多。因此，主电流I就比辅助电流I1大很多。例如，辅助电流I1可能是主电流I的1/10或1/20。

[0052] 辅助差分晶体管54与主差分晶体管50并联在尾节点和OUT+之间，但是接收相反的栅极信号(SN而不是SP)。同样，辅助差分晶体管56与主差分晶体管52并联在尾节点和OUT-之间，但是接收相反的栅极信号(SP而不是SN)。辅助差分晶体管54、56产生一个与主差分晶体管50、52相反的但是小很多的切换辅助电流I1。

[0053] 尽管这个相反的辅助电流比主差分晶体管50、52的主切换电流小很多，但是辅助差分晶体管54、56的阻抗却很大，因为它们较小的电流驱动。辅助差分晶体管54、56的较大阻抗使得开状态和闭状态阻抗更容易匹配。

[0054] 也可以调整主差分晶体管50、52的W和L值，来改变主差分晶体管50、52在开和闭时的输出阻抗(ZON、ZOFF)。同样，也可以调整辅助差分晶体管54、56的W和L值，来改变辅助差分晶体管54、56在开和闭时的输出阻抗(ZON1、ZOFF1)。

[0055] 通过调整运行电压可以进一步调整开阻抗和闭阻抗。通过调整偏压VB、VC1和晶体管62、64的尺寸，可以向上或向下调整晶体管50、52、54、56的源极电压。通过改变栅极的输入电压SP、SN，可以调整栅极电压。通过改变偏压VC2和负载晶体管66、68的尺寸，可以调整漏极电压。可以添加其他晶体管与辅助晶体管54、56的沟道串联，以增加ZON1、ZOFF。

[0056] 图6是DAC的一个具有均衡阻抗辅助结构的电流单元采用PMOS的实施例。在此均衡阻抗的辅助电流单元60的实施例中，晶体管70、72、74、76、82、84、86、88都是p-沟道晶体管。主差分晶体管70、72比辅助差分晶体管74、76的尺寸大，比辅助差分晶体管74、76的阻抗低。

[0057] 图7是一个标准电流单元和一个均衡阻抗辅助电流单元的输出阻抗关于频率的函数图。曲线104显示一个标准电流单元的输出阻抗，其在一个频率范围上有较低的阻抗。曲线102显示均衡阻抗辅助电流单元的输出阻抗。曲线102是一个单元对数字码M所有值的有效输出阻抗。

[0058] 而且，仿真显示，使用该均衡阻抗辅助电流单元，和标准电流单元相比，SFDR被提升超过2dB。因此性能得到提高。

[0059] 发明人还想到了几个其他实施例。尽管已经描述了温度计码，但是DAC可以是混合型DAC，其温度计码仅用于LSB，还有二进制加权电流单元用于MSB。DAC也可以只有二进制加权电流单元。虽然已经描述了DAC应用，但是该电路也可以用于其他应用和系统。

[0060] 虽然已经描述了匹配开和闭状态阻抗的设计目的，但是如果开和闭状态阻抗之间的差值减小，那么码的影响也会减小，性能也会提高。开和闭状态阻抗不一定要绝对相等，但是可以匹配在20％内，仍然可以提高性能。因此当开和闭状态阻抗相互之间在5％、10％或20％内时都可以考虑为是相等的。

[0061] 图3是一个简化的示意图。图3中的开和闭阻抗的切换其实更复杂，如图4中一个单元的开关20、20’所示。图3显示一个时间瞬间的开关和阻抗。

[0062] 虽然图5已经显示了全部采用NMOS的实施例，但是负载晶体管66、68可以是p-沟道晶体管、耗尽型晶体管(depletion transistor)、或其他类型晶体管。负载晶体管66、68也可以被无源电阻器负载替代。同样在图6中，负载晶体管86、88可以是n-沟道晶体管或其他类型晶体管。主差分晶体管50、52通常在尺寸上是匹配的，因此有相同的尺寸。辅助差分晶体管54、56通常也是匹配的。有时，晶体管可以在方位、几何形状、布局还有W/L尺寸上都是匹配的。

[0063] DAC阵列中的比特N的数量也可以调整。可以使用单输出OUT+的单端阵列，而不是有OUT+、OUT-的差分阵列。差分和单端模拟电流都可以产生。单端模拟电压可以在一个差分输出上产生，而一个参考电压就是另一个差分输出。可以添加断电或其他控制电路。

[0064] 温度计码比特S可以合并入其他控制或时序信息，如来自控制逻辑或序列发生器、或多相位非重叠时钟、或断电信号的信息。

[0065] 一些实施例不会使用所有部件。例如，在一些实施例中可以添加或删除开关。可以使用不同类型的开关，如双路开关或三路开关。复用器也可以用于开关。可以添加输入或输出电阻器，或者可以使用更复杂的输入滤波器。可以使用多级开关，如双路开关用于开关，然后整个开关连接VDD或GND到这些双路开关。

[0066] 可以根据需要互换反相和同相输入或输出而添加逆变，但是并不改变整个功能，因此可以认为是等同的。

[0067] 尽管已描述了正电流，但电流可为负或正，因为在一些情况下可将电子或空穴视为载流子。源电流或流入电流可在指代具有相反极性的载流子时为可互换术语。电流可在相反方向上流动。固定偏压可切换到电源或接地以使电路断电。根据偏压情况，源极和漏极是可互换的。体或衬底连接可以连接到地、电源、中间固定电压、或连接到电路节点。

[0068] 尽管已描述了互补金属氧化物半导体(CMOS)晶体管，但可用其它晶体管技术和变型来替代，且可使用除硅以外的材料，例如砷化镓(GaAs)和其它变型。

[0069] 可以增加电容器、电阻器和其他滤波元件。开关可以是n沟道晶体管、p沟道晶体管，或具有并联的n沟道和p沟道晶体管的传输门，或更复杂的电路，可以是无源的或有源的，放大的或非放大的。

[0070] 可在各个节点处添加额外组件，例如电阻器、电容器、电感器、晶体管、额外缓冲等，且还可存在寄生组件。启用和停用所述电路可用额外晶体管或以其它方式实现。可添加传送门晶体管或传输门以用于隔离。

[0071] 晶体管的最终尺寸可在电路模拟或现场测试之后选择。金属掩模选项或其它可编程组件可用以选择最终晶体管尺寸。晶体管可以并联连接在一起以产生更大的晶体管，它们具有相同边缘或边界效应。电流可以是方向相反的正电流或负电流。

[0072] 可以在OUT+和OUT-之间添加一个均衡开关。在真和补输出线路上可以使用两个接地开关。除了接地，一些开关可以连接到其他固定电压，如VDD或VDD/2。

[0073] 方向术语如上面、下面、向上、向下、顶部、底部等等都是相对的和可变化的，因为系统、电路或数据是可以旋转的、颠倒的，等等。这些术语对于描述装置是有用的，但是不是绝对的。信号可以是高电平有效或低电平有效，也可以被反相、缓存、编码、限定或其他改变。可通过添加延迟线或通过控制延迟来调整时序。可针对一些组件使用单独的电源和接地。

[0074] 本发明背景技术部分可含有关于本发明的问题或环境的背景信息而非描述其它现有技术。因此，在背景技术部分中包括材料并不是申请人承认现有技术。

[0075] 本文中所描述的任何方法或工艺为机器实施或计算机实施的，且既定由机器、计算机或其它装置执行且不希望在没有此类机器辅助的情况下单独由人类执行。所产生的有形结果可包括在例如计算机监视器、投影装置、音频产生装置和相关媒体装置等显示装置上的报告或其它机器产生的显示，且可包括也为机器产生的硬拷贝打印输出。对其它机器的计算机控制为另一有形结果。

[0076] 已出于说明和描述的目的呈现了对本发明实施例的先前描述。其不希望为详尽的或将本发明限于所揭示的精确形式。鉴于以上教示，许多修改和变型是可能的。希望本发明的范围不受此详细描述限制，而是由所附权利要求书限制。

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