非易失性存储器装置及非易失性存储器装置的擦除方法
阅读：996发布：2024-01-04
专利汇可以提供非易失性存储器装置及非易失性存储器装置的擦除方法专利检索，专利查询，专利分析的服务。并且提供了一种非易失性 存储器 装置及 非易失性存储器 装置的擦除方法。包括多个将存储器单元和选择晶体管相连接的单元串的非易失性存储器装置的擦除方法包括：基于提供给选择晶体管中的至少一个选择晶体管的第一 电极 的擦除 电压 和提供给选择晶体管中的所述至少一个选择晶体管的第二电极的擦除控制电压，执行第一擦除操作；通过基于第一验证电压和第二验证电压执行多次擦除验证操作来确定是否存在慢擦除单元，其中，第二验证电压高于第一验证电压；当存在慢擦除单元时，调整擦除控制电压，使得擦除电压和擦除控制电压之间的电压差增大；并且基于调整后的擦除控制电压执行第二擦除操作。，下面是非易失性存储器装置及非易失性存储器装置的擦除方法专利的具体信息内容。
1.一种擦除非易失性存储器装置的方法，其中，所述非易失性存储器装置包括多个单元串，所述多个单元串具有连接在一起的多个存储器单元和选择晶体管，所述方法包括：
基于擦除电压和擦除控制电压执行第一擦除操作，其中，擦除电压被施加到选择晶体管中的至少一个选择晶体管的第一电极，擦除控制电压被施加到选择晶体管中的所述至少一个选择晶体管的第二电极；
通过基于第一验证电压和第二验证电压执行多次擦除验证操作来确定所述多个存储器单元中是否存在慢擦除单元，其中，第二验证电压高于第一验证电压；
响应于确定存在慢擦除单元，调整擦除控制电压以产生调整后的擦除控制电压，使得擦除电压和调整后的擦除控制电压之间的电压差大于擦除电压和擦除控制电压之间的电压差；并且
基于调整后的擦除控制电压执行第二擦除操作。
2.如权利要求1所述的方法，还包括：
响应于确定不存在慢擦除单元，将擦除电压和擦除控制电压增大相同的电压电平。
3.如权利要求1所述的方法，其中，调整擦除控制电压的步骤包括：
在维持擦除电压的同时降低擦除控制电压。
4.如权利要求1所述的方法，其中，调整擦除控制电压的步骤包括：
在增大擦除电压的同时降低擦除控制电压。
5.如权利要求1所述的方法，其中，确定是否存在慢擦除单元的步骤包括：
基于第一验证电压执行第一擦除验证操作；
基于第一擦除验证操作确定擦除是与擦除通过还是擦除失败相关联；
响应于擦除失败，基于第二验证电压执行第二擦除验证操作；和
基于第二擦除验证操作确定是否存在慢擦除单元。
6.如权利要求5所述的方法，其中，确定是否存在慢擦除单元的步骤包括：
响应于与第二擦除验证操作相关联的第二失败位的数量大于或等于参考数量，确定存在慢擦除单元。
7.如权利要求5所述的方法，其中，确定是否存在慢擦除单元的步骤包括：
响应于与第二擦除验证操作相关联的第二失败位的数量和与第一擦除验证操作相关联的第一失败位的数量之比等于或大于参考比率，确定存在慢擦除单元。
8.如权利要求5所述的方法，其中，确定擦除是与擦除通过还是擦除失败相关联的步骤包括：
当与第一擦除验证操作相关联的第一失败位的数量大于或等于第一参考数量时，确定第一擦除失败，
当第一失败位的数量大于或等于第二参考数量时，确定第二擦除失败，其中，第二参考数量小于第一参考数量，并且所述方法还包括：
响应于第一擦除失败，将擦除电压和擦除控制电压增大相同的电压电平；和响应于第二擦除失败，基于第二验证电压执行第二擦除验证操作。
9.如权利要求5所述的方法，其中，调整擦除控制电压的步骤包括：
响应于与第二擦除验证操作相关联的第二擦除失败位的数量小于第三参考数量，在维持擦除电压的同时降低擦除控制电压，以及
响应于第二擦除失败位的数量大于或等于第三参考数量，增大擦除电压并降低擦除控制电压。
10.如权利要求1所述的方法，还包括：
在存储区域中存储是否存在慢擦除单元的指示；
对所述多个存储器单元执行写入操作；并且
基于存储在存储区域中的指示来确定是否执行多次擦除验证操作。
11.如权利要求1所述的方法，其中，选择晶体管包括接地选择晶体管和串选择晶体管，并且
执行第一擦除操作和第二擦除操作的步骤包括：将擦除电压施加到接地选择晶体管和串选择晶体管中的每一个的漏电极，并且将擦除控制电压和调整后的擦除控制电压中的相应一个施加到接地选择晶体管和串选择晶体管中的每一个的栅电极。
12.如权利要求1所述的方法，其中，选择晶体管包括接地选择晶体管和串选择晶体管，并且
执行第一擦除操作和第二擦除操作的步骤包括：将擦除电压施加到串选择晶体管的漏电极，并将擦除控制电压和调整后的擦除控制电压中的相应一个施加到串选择晶体管的栅电极。
13.如权利要求1所述的方法，其中，基于由于选择晶体管中的所述至少一个选择晶体管的第一电极和第二电极之间的电压差而从第一电极产生的漏电流，第一擦除操作和第二擦除操作被执行。
14.如权利要求1所述的方法，其中，所述非易失性存储器装置包括存储器块，其中，所述多个存储器单元和选择晶体管沿垂直于基板的方向被堆叠在存储器块中。
15.一种擦除非易失性存储器装置的方法，其中，所述非易失性存储器装置包括多个单元串，所述多个单元串具有连接在一起的存储器单元和选择晶体管，所述方法包括：
基于擦除电压和擦除控制电压执行第一擦除操作，其中，擦除电压被施加到选择晶体管中的至少一个选择晶体管的第一电极，并且擦除控制电压被施加到选择晶体管中的所述至少一个选择晶体管的第二电极；
通过基于验证电压执行擦除验证操作来检测所述多个单元串中的每一个是擦除通过还是擦除失败；
调整擦除控制电压以产生调整后的擦除控制电压，使得当所述多个单元串中的至少一些单元串擦除通过时，擦除电压与调整后的擦除控制电压之间的电压差大于擦除电压和擦除控制电压之间的电压差；并且
基于调整后的擦除控制电压执行第二擦除操作。
16.如权利要求15所述的方法，其中，执行第二擦除操作的步骤包括：
禁止所述至少一些擦除通过的单元串的擦除。
17.如权利要求15所述的方法，其中，选择晶体管包括接地选择晶体管和串选择晶体管，并且
执行第一擦除操作和第二擦除操作的步骤包括：将擦除电压施加到接地选择晶体管和串选择晶体管中的每一个的漏电极，并且将擦除控制电压和调整后的擦除控制电压中的相应一个施加到接地选择晶体管和串选择晶体管中的每一个的栅电极。
18.如权利要求17所述的擦除方法，其中，执行第二擦除操作的步骤包括：
将擦除电压施加到串选择晶体管的漏电极；
将调整后的擦除控制电压施加到串选择晶体管的栅电极；并且
将接地选择晶体管的漏电极和栅电极设置为浮置状态。
19.一种非易失性存储器装置，包括：
包括多个单元串的存储器块，其中，每个单元串包括沿垂直于基板的方向堆叠的存储器单元和选择晶体管，所述选择晶体管包括第一电极和第二电极；和
控制逻辑，被配置为，
当对存储器块执行擦除-验证迭代时，基于根据基于第一验证电压和第二验证电压的多次感测的验证结果，确定存储器单元中是否存在慢擦除单元，并且
响应于确定存在慢擦除单元，调整擦除控制电压以产生调整后的擦除控制电压，使得提供给第一电极的擦除电压与提供给第二电极的调整后的擦除控制电压之间的电压差大于擦除电压和擦除控制电压之间的电压差。
20.如权利要求19所述的非易失性存储器装置，其中，控制逻辑被配置为：响应于确定不存在慢擦除单元，将擦除电压和擦除控制电压增大相同的电压电平。
21.如权利要求19所述的非易失性存储器装置，其中，控制逻辑被配置为：在维持擦除电压或增大擦除电压的同时，降低擦除控制电压。
22.如权利要求19所述的非易失性存储器装置，其中，第二验证电压高于第一验证电压，并且
控制逻辑被配置为：在执行基于第一验证电压的第一验证之后，基于第二验证电压执行第二验证。
23.如权利要求22所述的非易失性存储器装置，其中，控制逻辑被配置为：基于与第二验证相关联的第二失败位的数量和与第一验证相关联的第一失败位的数量之间的比率，确定是否存在慢擦除单元。
24.如权利要求22所述的非易失性存储器装置，其中，控制逻辑被配置为：基于使用第一验证电压执行的验证来确定存储器块的擦除通过或擦除失败。
25.如权利要求19所述的非易失性存储器装置，其中，
控制逻辑在基板上处于第一层，并且
存储器块在基板上处于第二层，并且第一层比第二层更靠近基板。
非易失性存储器装置及非易失性存储器装置的擦除方法
技术领域
背景技术
[0003] 存储器装置用于存储数据，并且可被分类为易失性存储器装置和非易失性存储器装置。闪存存储器装置(非易失性存储器装置的示例)可用在移动电话、数码相机、便携式数字助理(PDA)、移动计算装置、固定型计算装置或其他装置中。近来，随着信息通信装置的多功能，对更高容量和更高集成度的存储器装置的需求已经增加。
发明内容
[0004] 本发明构思的示例实施例提供了一种能够减少(或者，可选地，防止)存储器单元的可靠性的劣化的非易失性存储器装置和/或非易失性存储器装置的擦除方法。
[0005] 根据本发明构思的示例实施例，提供了一种擦除非易失性存储器装置的方法，其中，所述非易失性存储器装置包括具有连接在一起的多个存储器单元和选择晶体管的多个单元串。在一些示例实施例中，所述方法包括：基于擦除电压和擦除控制电压执行第一擦除操作，其中，擦除电压被施加到选择晶体管中的至少一个选择晶体管的第一电极，擦除控制电压被施加到选择晶体管中的所述至少一个选择晶体管的第二电极；通过基于第一验证电压和第二验证电压执行多次擦除验证操作来确定所述多个存储器单元中是否存在慢擦除单元，其中，第二验证电压高于第一验证电压；响应于确定存在慢擦除单元，调整擦除控制电压以产生调整后的擦除控制电压，使得擦除电压和调整后的擦除控制电压之间的电压差大于擦除电压和擦除控制电压之间的电压差；并且基于调整后的擦除控制电压执行第二擦除操作。
[0006] 根据本发明构思的另一示例实施例，提供了一种擦除非易失性存储器装置的方法，其中，所述非易失性存储器装置包括具有连接在一起的存储器单元和选择晶体管的多个单元串。在一些示例实施例中，所述方法包括：基于擦除电压和擦除控制电压执行第一擦除操作，其中，擦除电压被施加到选择晶体管中的至少一个选择晶体管的第一电极，擦除控制电压被施加到选择晶体管中的所述至少一个选择晶体管的第二电极；通过基于验证电压执行擦除验证操作来检测所述多个单元串中的每一个单元串是擦除通过还是擦除失败；调整擦除控制电压以产生调整后的擦除控制电压，使得当所述多个单元串中的至少一些单元串擦除通过时，擦除电压与调整后的擦除控制电压之间的电压差大于擦除电压和擦除控制电压之间的电压差；并且基于调整后的擦除控制电压执行第二擦除操作。
[0007] 根据本发明构思的另一示例实施例，提供了一种非易失性存储器装置，包括：包括多个单元串的存储器块，其中，每个单元串包括沿垂直于基板的方向堆叠的存储器单元和选择晶体管，其中，选择晶体管包括第一电极和第二电极；和控制逻辑，被配置为当对存储器块执行擦除-验证迭代时，基于根据基于第一验证电压和第二验证电压的多次感测的验证结果，确定存储器单元中是否存在慢擦除单元，并且响应于确定存在慢擦除单元，调整擦除控制电压以产生调整后的擦除控制电压，使得提供给第一电极的擦除电压与提供给第二电极的调整后的擦除控制电压之间的电压差大于擦除电压和擦除控制电压之间的电压差。附图说明
[0008] 通过以下结合附图的详细描述，将更清楚地理解本发明构思的示例实施例，其中：
[0009] 图1是示出根据本发明构思的示例实施例的存储器装置的框图；
[0010] 图2A和图2B是示出图1的存储器块的等效电路的示例的电路图；
[0011] 图3是根据本发明构思的示例实施例的存储器块的透视图；
[0012] 图4A示出根据本发明构思的示例实施例的存储器装置的擦除方法中的擦除偏置条件的示例，图4B是示出图4A的擦除偏置条件的曲线图；
[0013] 图5示出根据本发明构思的示例实施例的擦除方法中的擦除偏置条件的示例；
[0014] 图6是根据本发明构思的示例实施例的存储器装置的擦除方法的流程图；
[0015] 图7A和图7B是示出存储器单元的阈值电压分布的曲线图；
[0016] 图8A、图8B和图8C是示出根据本发明构思的示例实施例的存储器装置的擦除方法中的擦除偏置条件的曲线图；
[0017] 图9是根据本发明构思的示例实施例的存储器装置的擦除方法的流程图；
[0018] 图10A和图10B是示出存储器单元的阈值电压分布的曲线图；
[0019] 图11和图12是根据本发明构思的示例实施例的确定是否存在慢擦除单元的方法的流程图；
[0020] 图13是示出根据本发明构思的示例实施例的擦除方法中的擦除偏置条件的示例的曲线图；
[0021] 图14和图15是根据本发明构思的示例实施例的存储器装置的擦除方法的流程图；
[0022] 图16是根据本发明构思的示例实施例的存储器装置的操作方法的流程图；
[0023] 图17是根据本发明构思的示例实施例的存储器装置的擦除方法的流程图；
[0024] 图18是示出图17的存储器装置的擦除方法的示例的示图；
[0025] 图19是示出根据本发明构思的示例实施例的存储器装置的结构的示意图；和[0026] 图20是示出根据本发明构思的示例实施例的存储器装置应用于固态盘(SSD)系统的示例的框图。
具体实施方式
[0027] 现在将在下面参照附图描述本发明构思的示例实施例。虽然诸如“第一”、“第二”等术语可用于描述各种元件，但是这些元件不必受限于上述术语。上述术语仅用于将一个元件与另一元件区分开，并且不定义相应的元件，例如，元件的顺序和/或重要性。在不脱离本说明书的权利范围的情况下，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。如这里所使用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。
[0028] 图1是示出根据本发明构思的示例实施例的存储器装置100的框图。
[0029] 参照图1，存储器装置100可包括存储器单元阵列110、控制逻辑120、电压发生器130、行译码器140和页缓冲单元150。虽然图1中未示出，但是存储器装置100还可包括例如数据输入/输出电路或输入/输出接口。存储器装置100可以是非易失性存储器装置。
[0030] 存储器单元阵列110可通过字线WL、串选择线SSL和接地选择线GSL连接到行译码器140，并且可通过位线BL连接到页缓冲单元150。存储器单元阵列110可包括多个存储器单元，并且例如，多个存储器单元可以是闪存存储器单元。在下文中，将详细描述包括NAND闪存存储器单元作为多个存储器单元的示例的本发明构思的示例实施例。然而，本发明构思的示例实施例不限于此，并且多个存储器单元可以是各种非易失性存储器单元。在示例实施例中，多个存储器单元可以是电阻性存储器单元(诸如电阻随机存取存储器(RRAM)存储器单元)、相变RAM(PRAM)存储器单元或磁性RAM(MRAM)存储器单元。
[0031] 存储器单元阵列110可包括多个存储器块BLK1至BLKk，并且可将存储器块BLK1至BLKk中的每一个实现为三维(3D)存储器阵列。
[0032] 3D存储器单元阵列可在存储器单元阵列的至少一个物理层级中单片地形成，其中，该存储器单元阵列具有在硅基板上方提供的有源区域和与存储器单元的操作相关联的电路，其中，这种相关联的电路可在硅基板的上方或内部。术语“单片”指3D存储器单元阵列的每个层级的层直接沉积在3D存储器单元阵列的每个底层的层上。
[0033] 3D存储器单元阵列可包括至少一个存储器单元在垂直方向上位于另一存储器单元上的单元串。所述至少一个存储器单元可包括电荷捕获层。通过引用结合于此的以下专利文献公开了用于3D存储器单元阵列的合适配置，其中，3D存储器单元阵列以多个层级被配置，在层级之间共享字线和/或位线：授权号为7679133、8553466、8654587和8559235的美国专利和公开号为2011/0233648的美国专利。另外，公开号为2014/0334232的美国专利和授权号为8488381的美国专利通过引用结合于此。
[0034] 存储器单元阵列110可包括以下块中的至少一个：包括单级单元的单级单元块、包括多级单元的多级单元块和包括三级单元的三级单元块。换句话说，包括在存储器单元阵列110中的多个存储器块中的一些可以是单级单元块，并且其他存储器块可以是多级单元块或三级单元块。
[0035] 响应于从控制逻辑120接收到行地址X-ADDR，行译码器140可选择多个存储器块BLK1至BLKk中的至少一个，并且选择所选存储器块的字线WL之一。
[0036] 页缓冲单元150可响应于列地址Y-ADDR选择一些位线BL。详细地，页缓冲单元150根据操作模式作为写入驱动器或读出放大器(sense amplifier)进行操作。在读取操作期间，页缓冲单元150可作为读出放大器进行操作，并且读出存储在存储器单元阵列110中的数据DATA。在编程操作期间，页缓冲单元150可作为写入驱动器进行操作，并且输入将存储在存储器单元阵列110中的数据DATA。
[0037] 控制逻辑120可将数据编程到存储器单元阵列110，从存储器单元阵列110读取数据，或者输出用于擦除存储在存储器单元阵列110中的数据的各种控制信号，例如，电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。因此，控制逻辑120通常可控制存储器装置100的各种内部操作。然而，本发明构思不限于此，并且控制逻辑120还可向电压发生器130、行译码器140和页缓冲单元150提供其他控制信号。
[0038] 电压发生器130可基于电压控制信号CTRL_vol产生用于对存储器单元阵列110执行编程操作、读取操作和擦除操作的各种电压。例如，电压发生器130可产生提供给字线WL的编程电压(或写入电压)、读取电压、编程禁止电压、读取禁止电压、验证电压或编程验证电压等。此外，电压发生器130可基于电压控制信号CTRL_vol，根据存储器装置100的操作产生提供给串选择线SSL和接地选择线GSL的电压。根据示例实施例，当执行擦除操作和擦除验证操作时，电压发生器130可产生偏置电压，例如，擦除电压Vers、擦除控制电压Vgid1、字线擦除电压Vwe或验证电压Vevf。
[0039] 当将电压发生器130中产生的电压通过行译码器140提供给多个存储器块BLK1至BLKk时，可对包括在存储器单元阵列110中的多个存储器块BLK1至BLKk执行写入操作、读取操作、擦除操作和/或验证操作(例如，编程验证、擦除验证等)。
[0040] 关于擦除操作，可对每个存储器块执行擦除，并且随着执行擦除操作和擦除验证操作的擦除循环被重复，可完成存储器块的擦除。可针对每个存储器块或存储器块的每个单元串重复执行擦除循环。
[0041] 控制逻辑120可基于每个擦除循环的擦除验证的结果将指示在下一擦除循环中提供给存储器块的电压的信号(即，用于设置擦除操作中使用的偏置电压的电平的电压控制信号CTRL_vol)提供给电压发生器130，电压发生器130可基于电压控制信号CTRL_vol产生擦除偏置电压。因此，基于擦除验证的结果，控制逻辑120可当在下一循环中执行擦除操作时，调整提供给存储器块的擦除偏置电压的电平。例如，控制逻辑120可控制在下一循环中增大擦除电压Vers。
[0042] 同时，根据本发明构思的示例实施例的存储器装置100可根据栅极诱导漏电极泄漏(GIDL)擦除方法执行擦除操作。根据GIDL擦除方法，可将作为高电压的擦除电压Vers施加到位于单元串(例如，图2A和2B的单元串NS11至NS33)的两端的GIDL晶体管(例如，接地选择晶体管和/或串选择晶体管)的漏电极(或源电极)，并且可将具有比擦除电压Vers低的电平的擦除控制电压Vgid1施加到GIDL晶体管的栅电极。当GIDL晶体管的漏电极和栅电极之间的电压差等于或大于可发生GIDL电流(例如，泄漏电流)的电压电平(下文中称为GIDL电压电平)时，可将根据GIDL电流的空穴注入到单元串的沟道区中，从而对沟道区充电。
[0043] 控制逻辑120可基于擦除验证的结果在下一循环的擦除操作中调整提供给GIDL晶体管的擦除电压Vers和擦除控制电压Vgid1的电平。在示例实施例中，控制逻辑120可基于擦除验证的结果确定是否存在慢擦除单元，并且可基于是否存在慢擦除单元来区分调整擦除电压Vers和擦除控制电压Vgidl的方法。
[0044] 当存在慢擦除单元时，可调整擦除控制电压Vgid1，使得GIDL晶体管的漏电极和栅电极之间的电压差增大。控制逻辑120可调整擦除电压Vers和擦除控制电压Vgid1两者，使得GIDL晶体管的漏电极和栅电极之间的电压差增大。
[0045] 当不存在慢擦除单元时，控制逻辑120可增大擦除电压Vers并且可按照擦除电压Vers的增量来增大擦除控制电压Vgid1，使得GIDL晶体管的漏电极和栅电极之间的电压差保持与前一循环的电压差相同。
[0046] 在示例实施例中，控制逻辑120可通过多次验证来确定是否存在慢擦除单元。在示例实施例中，控制逻辑120可基于单元串的擦除通过或擦除失败来确定是否存在慢擦除单元。控制逻辑120还基于先前存储在存储器装置100的存储区域(例如，存储器单元阵列110、寄存器、一次性可编程(OTP)存储器等)中的信息来确定是否存在慢擦除单元。
[0047] 基于根据本发明构思的各种示例实施例的擦除方法，将参照图4A至图20更详细地描述执行擦除验证和调整擦除偏置电压(即，擦除电压Vers和擦除控制电压Vgidl)的方法。
[0048] 图2A和图2B是示出根据本发明构思的示例实施例的存储器块BLKa和BLKa'的等效电路的电路图。
[0049] 参照图2A和图2B，图2A和图2B中示出的存储器块BLKa和BLKa'可被实现为垂直NAND闪存存储器阵列，并且可被应用于图1的存储器装置100的存储器块BLK1至BLKk中的至少一个。然而，本发明构思不限于此，并且可将以与参照图2A和图2B描述的存储器块相同或相似的方式实现的3D存储器阵列应用于图1的存储器块BLK1至BLKk中的至少一个。
[0050] 参照2A，存储器块BLKa包括沿垂直方向(Z-方向)形成的多个单元串NS11至NS33，并且可包括沿水平方向(X-方向或Y-方向)延伸的多个单元串NS11至NS33、多个位线BL1、BL2和BL3、接地选择线GSL、多个串选择线SSL1、SSL2和SSL3、以及共源极线CSL。
[0051] 在第一位线BL1和共源极线CSL之间设置单元串NS11、NS21和NS31；在第二位线BL2和共源极线CSL之间设置单元串NS12、NS22和NS32；在第三位线BL3和共源极线CSL之间设置单元串NS13、NS23和NS33。单元串NS11至NS33中的每一个可包括串联连接的串选择晶体管SST、多个存储器单元MC1至MC8和接地选择晶体管GST。根据示例实施例，可不同地改变串选择晶体管SST、存储器单元MC1至MC8和接地选择晶体管GST的数量。在示例实施例中，可在串选择晶体管SST和第八存储器单元MC8之间和/或接地选择晶体管GST和第一存储器单元MC1之间设置虚拟单元。
[0052] 多个存储器单元MC1至MC8分别连接到相应的字线WL1至WL8。位于相对于基板或接地选择晶体管GST的相同高度的存储器单元可共同连接到一个字线，并且位于不同高度的存储器单元可分别连接到不同的字线WL1到WL8。例如，第一存储器单元MC1可共同连接到第一字线WL1，第二存储器单元MC2可共同连接到第二字线WL2。
[0053] 接地选择晶体管GST的漏电极(或源电极)可连接到共源极线CSL，并且接地选择晶体管GST的栅电极可连接到接地选择线GSL。串选择晶体管SST的漏电极(或源电极)可连接到相应的位线，并且串选择晶体管SST的栅电极可连接到相应的串选择线。
[0054] 如上面参照图1所述，接地选择晶体管GST和/或串选择晶体管SST可在擦除操作中作为GIDL晶体管操作。例如，根据沿单元串NS11至NS33的两个方向对单元串NS11至NS33的沟道区进行充电的双向GIDL擦除方法，接地选择晶体管GST和串选择晶体管SST可作为GIDL晶体管操作。可经由多条位线BL1、BL2和BL3以及共源极线CSL将擦除电压Vers提供给串选择晶体管SST的漏电极和接地选择晶体管GST的漏电极，并且可经由串选择线SSL1、SSL2和SSL3以及接地选择线GSL将擦除控制电压Vgid1提供给串选择晶体管SST的栅电极和接地选择晶体管GST的栅电极。
[0055] 根据通过单元串NS11至NS33的下部对单元串的沟道区充电的下GIDL擦除方法，接地选择晶体管GST可作为GIDL晶体管操作。此外，根据通过单元串的上部对单元串的沟道区充电的上GIDL擦除方法，串选择晶体管SST可作为GIDL晶体管操作。可根据相应的串选择线和相应的位线彼此独立地控制串选择晶体管SST。因此，根据上GIDL擦除方法，可对每个单元串执行擦除操作。
[0056] 参照图2B，存储器块BLKa'的单元串NS11至NS33中的每一个可包括第一串选择晶体管SST1和第二串选择晶体管SST2以及第一接地选择晶体管GST1和第二接地选择晶体管GST2。可将第一串选择晶体管SST1连接到下串选择线SSL1d、SSL2d和SSL3d，可将第二串选择晶体管SST2连接到上串选择线SSL1u、SSL2u和SSL3u。可将第一接地选择晶体管GST1连接到上接地选择线GSL1u、GSL2u和GSL3u，可将第二接地选择晶体管GST2连接到下接地选择线GSLd。如图2B所示，可将第一接地选择晶体管GST1连接到上接地选择线GSL1u、GSL2u和GSL3u中的相应的上接地选择线，并且可经由相应的上接地选择线彼此独立地控制第一接地选择晶体管GST1。然而，本发明构思不限于此，并且根据示例实施例，第一接地选择晶体管GST1也可连接到相同的上接地选择线以进行共同控制。
[0057] 在第一串选择晶体管SST1和第二串选择晶体管SST2以及第一接地选择晶体管GST1和第二接地选择晶体管GST2中，位于单元串NS11至NS33两端的第二串选择晶体管SST2和/或第二接地选择晶体管GST2可在擦除操作中作为GIDL晶体管操作。可经由第一至第三位线BL1、BL2和BL3和/或共源极线CSL将擦除电压Vers提供给第二串选择晶体管SST2的漏电极和/或第二接地选择晶体管GST2的漏电极。可经由上串选择线SSL1u、SSL2u和SSL3u和/或下接地选择线GSLd将擦除控制电压Vgid1提供给第二串选择晶体管SST2的栅电极和/或第二接地选择晶体管GST2的栅电极。这里，可将具有比擦除控制电压Vgid1低的电平的擦除通过电压施加到第一串选择晶体管SST1的栅电极和/或第二接地选择晶体管GST2的栅电极。
[0058] 以上参照图2A和图2B描述了存储器块BLKa和BLKa'的等效电路作为示例。然而，本发明构思不限于此，并且可将具有包括共享位线的多个单元串的各种结构的存储器块应用于根据本发明构思的示例实施例的存储器装置100。
[0059] 图3是根据本发明构思的示例实施例的存储器块BLKa的透视图。
[0060] 参照图3，沿垂直于基板SUB的方向(例如，Z-方向)排列存储器块BLKa。图3中示出的存储器块BLKa包括两条选择线GSL和SSL、八条字线WL1至WL8、以及三条位线BL1至BL3，但这些线可多于或少于示出的线。
[0061] 基板SUB具有第一导电类型(例如，p-型)并且在基板SUB上沿第一方向(例如，Y-方向)延伸，并且掺杂有第二导电类型(例如，n-型)杂质的共源极线CSL被提供。在两个相邻的共源极线CSL之间的基板SUB的区域上，沿垂直于基板SUB的第三方向(例如，Z-方向)依次设置沿第一方向延伸的多个绝缘层IL，并且所述多个绝缘层IL在第三方向上以预设距离彼此隔开。例如，所述多个绝缘层IL可包括诸如氧化硅的绝缘材料。
[0062] 在基板SUB的两个相邻的共源极线CSL之间的区域中设置多个柱P，其中，所述多个柱P沿第一方向被依次排列并且沿第三方向穿过多个绝缘层IL。例如，多个柱P可穿过多个绝缘层IL以接触基板SUB。详细地，柱P中的每一个的表面层S可包括第一导电类型的硅材料并且用作沟道区。同时，每个柱P的内层I可包括诸如氧化硅或气隙的绝缘材料。
[0063] 在两个相邻的共源极线CSL之间的区域中，沿着绝缘层IL、柱P和基板SUB的暴露表面设置电荷存储层CS。电荷存储层CS可包括栅电极绝缘层(也称为“隧道绝缘层”)、电荷捕获层和阻挡绝缘层。例如，电荷存储层CS可具有氧化物-氮化物-氧化物(ONO)结构。另外，在两个相邻的共源极线CSL之间的区域中，在电荷存储层CS的暴露表面上设置诸如选择线GSL和SSL的栅电极GE以及字线WL1至WL8的栅电极GE。
[0064] 在多个柱P上分别设置漏电极或漏电极触点DR。例如，漏电极或漏电极触点DR可包括掺杂有第二导电类型杂质的硅材料。可将沿第二方向(例如，X方向)延伸并且在第一方向上以预设距离隔开的位线BL1至BL3连接到漏电极触点DR上。
[0065] 根据本发明构思的示例实施例的GIDL擦除方法，当经由共源极线CSL和/或位线BL1、BL2和BL3将作为高电压的擦除电压Vers(参见图1)施加到GIDL晶体管的漏电极DR(即，接地选择晶体管GST和/或串选择晶体管SST的漏电极DR)，并且将中间电压的擦除控制电压Vgidl(参见图1)施加到GIDL晶体管的栅电极时，由于GIDL晶体管的漏电极和栅电极之间的电压差(即，Vers-Vgidl)而可发生GIDL电流。可根据由GIDL电流产生的空穴将擦除电压Vers提供给沟道区(例如，表面层S)。将字线擦除电压Vwe(是相对低的电压)(例如，接地电压)提供给字线WL1至WL8。由于擦除电压Vers和字线擦除电压Vwe之间的电压差，产生隧穿(例如，Fowler-Nordheim隧穿)，并且当空穴被注入到电荷存储层CS时，存储器单元的数据可被擦除。也就是说，可将存储器单元的阈值电压降低到擦除状态的电压电平。
[0066] 图4A示出根据本发明构思的示例实施例的存储器装置的擦除方法中的擦除偏置条件的示例，图4B是示出图4A的擦除偏置条件的曲线图。图4A和图4B指示根据双向GIDL擦除方法的擦除偏置条件。在图4B中，横轴表示时间，纵轴表示电压。
[0067] 参照图4A，为了对存储器块BLK执行擦除操作，可将擦除电压Vers施加到位线BL和共源极线CSL，可将擦除控制电压Vgid1施加到串选择线SSL和接地选择线GSL，可将擦除电压Vwe施加到字线WL。可在布置在单元串的上部的串选择晶体管SST和单元串的下部中的接地选择晶体管GST中产生GIDL电流，并且可从沟道区的上方和下方(即，从两个方向)注入空穴。
[0068] 参照图4B，擦除电压Vers可以是高电压，擦除控制电压Vgid1可以是中间电压，字线擦除电压Vwe可以是低电压。作为非限制性示例，擦除电压Vers可以是18伏(V)，擦除控制电压Vgid1可以是12V，字线擦除电压Vwe可以是0V。根据示例实施例，如参照图2B所述，当每个单元串包括多个串选择晶体管SST和多个接地选择晶体管GST时，可将擦除通过电压(例如，10V)施加到连接到除了作为GIDL晶体管操作的串选择晶体管SST和接地选择晶体管GST以外的其他串选择晶体管SST和其他接地选择晶体管GST的串选择线和接地选择线。
[0069] 为了产生GIDL电流，可将擦除电压Vers和擦除控制电压Vgid1维持在一致的电压差(例如，ΔV1)。根据示例实施例，当在点t1处将擦除电压Vers施加到位线BL和共源极线CSL时，可增大位线BL和共源极线CSL的电压电平，并且在位线BL和共源极线CSL的电压电平等于或高于GIDL电压电平的点t2处，可将擦除控制电压Vgid1施加到串选择线SSL和接地选择线GSL。在位线BL和共源极线CSL的电压电平达到擦除电压Vers，并且串选择线SSL和接地选择线GSL的电压电平达到擦除控制电压Vgidl之后，在期望的(或者，可选地，预定的)时间段之后，在点t3处阻断擦除电压Vers和擦除控制电压Vgid1，并且可完成擦除操作。
[0070] 同时，擦除电压Vers与擦除控制电压Vgid1之间的电压差越大，GIDL电流量可增大(下文中，擦除电压Vers与擦除控制电压Vgidl之间的电压差将被称为GIDL控制电平)。此外，随着擦除电压Vers增大，隧穿量也可增大。然而，如果擦除电压Vers过度增大，则可能过多地将空穴注入到电荷存储层CS(图3)以深度擦除一些存储器单元，导致可靠性劣化。另外，如果擦除控制电压Vgid1过度减小，则串选择晶体管SST和接地选择晶体管GST可被擦除。因此，将基于存储器单元的阈值电压的分布来适当地设置擦除电压Vers和擦除控制电压Vgid1。
[0071] 图5示出根据本发明构思的示例实施例的擦除方法中的擦除偏置条件的示例。图5示出根据上GIDL擦除方法的擦除偏置条件。
[0072] 参照图5，为了根据上GIDL擦除方法对存储器块BLK执行擦除操作，可将擦除电压Vers施加到位线BL，可将擦除控制电压Vgidl施加到串选择线SSL，并可将字线擦除电压Vwe施加到字线WL。可将接地选择线GSL和共源极线CSL浮置。因此，在布置在单元串的上部的串选择晶体管SST中产生GIDL电流，并且可从沟道区上方注入空穴。参照图4A和图5的擦除偏置条件，可容易地推导出用于根据下GIDL擦除方法对存储器块BLK执行擦除操作的擦除偏置条件。
[0073] 图6是根据本发明构思的示例实施例的存储器装置的擦除方法的流程图。
[0074] 参照图6，在操作S110，当对存储器块的擦除处理开始时，存储器装置100可设置擦除电压Vers和擦除控制电压Vgid1。存储器装置100可将擦除电压Vers设置为相对高的电压以产生隧穿，并且可根据擦除电压Vers和GIDL电压电平来设置擦除控制电压Vgid1。可根据GIDL晶体管的特性确定GIDL电压电平。在一些示例实施例中，可预设擦除电压Vers的初始值和擦除控制电压Vgidl的初始值，并且在操作S110，存储器装置100可基于初始值和根据擦除周期的劣化量来设置擦除电压Vers和擦除控制电压Vgidl。
[0075] 在操作S120，存储器装置100可基于设置的擦除电压Vers和擦除控制电压Vgid1执行擦除操作。如参照图4B所述，可通过将包括擦除电压和擦除控制电压的擦除偏置电压施加到存储器块来执行存储器块的擦除操作。
[0076] 然后，在操作S130，存储器装置100可执行擦除验证操作。存储器装置100可通过基于擦除验证电压(下文中，“验证电压”)读取存储器单元的数据来执行擦除验证操作。例如，当读取数据具有第一逻辑电平(例如，“1”)时，可将存储器单元的数据确定为失败位；当读取数据具有第二逻辑电平(例如，“0”)时，可将存储器单元的数据确定为通过位。包括在存储器装置100中的失败位计数器可对失败位进行计数。可基于根据擦除周期的劣化量和在制造过程中实验地计算出的存储器单元的分布来设置验证电压，使得失败位的数量等于或小于错误检查和校正(ECC)位的数量。
[0077] 根据示例实施例，当执行验证操作时，存储器装置100可基于多个验证电压执行多次擦除验证(即，多次感测)。存储器装置100可基于多个验证电压中的每一个从存储器单元读取数据，并且对关于多个验证电压中的每一个验证电压的失败位的数量进行计数。根据示例实施例，存储器装置100可对每个单元串执行擦除验证，因此，可针对每个单元串确定擦除通过或擦除失败。
[0078] 在操作S140，存储器装置100可基于根据擦除验证操作的验证结果确定存储器块的擦除通过。例如，存储器装置100(具体地，控制逻辑120(图1))可基于失败位的数量确定擦除通过，并且当失败位的数量小于设置的(或者，可选地，预定的)阈值数量时，可确定擦除通过；然而，当失败位的数量等于或大于所述阈值数量时，可确定擦除失败。在示例实施例中，可将所述阈值数量设置为ECC位的数量或更少。擦除通过表示完成了存储器块的擦除，因此，可结束对存储器块的擦除处理。
[0079] 在操作S150，当确定擦除失败时，存储器装置100可确定存储器单元中是否存在一个或更多个慢擦除单元。根据示例实施例，控制逻辑120可通过基于针对多个验证电压中的每一个验证电压的失败位的数量确定存储器单元的阈值电压的分布，来确定是否存在慢擦除单元。例如，当存储器单元的阈值电压的分布具有尾部时，控制逻辑120可确定存在慢擦除单元。根据示例实施例，控制逻辑120可针对每个单元串确定擦除通过或擦除失败，并且基于单元串的擦除通过或擦除失败来确定是否存在慢擦除单元。例如，当出现擦除通过的单元串时，控制逻辑120可确定在其他单元串中存在慢擦除单元。
[0080] 包括在具有慢擦除单元的存储器块中的存储器单元的阈值电压分布和不包括慢擦除单元的存储器块中的存储器单元的阈值电压分布可不同。因此，取决于是否存在慢擦除单元，存储器装置100可将调整擦除电压和擦除控制电压的不同方法应用到下一擦除循环。
[0081] 在操作S160，当存储器装置100确定不存在慢擦除单元时，存储器装置100可将擦除电压和擦除控制电压增大相同的电压电平。
[0082] 相反，在操作S170，当存储器装置100确定存在慢擦除单元时，存储器装置100可调整擦除控制电压，使得擦除电压和擦除控制电压之间的电压差(即，GIDL控制电平)增大。例如，控制逻辑120可降低擦除控制电压。根据示例实施例，当慢擦除单元的数量等于或大于设置的(或者，可选地，预定的)参考数量时，控制逻辑120可同时调整擦除电压和擦除控制电压，使得GIDL控制电平增大。
[0083] 然后，在与下一擦除循环相关联的操作S120，存储器装置100可基于调整后的擦除电压和/或调整后的擦除控制电压再次执行擦除操作。
[0084] 在示例实施例中，即使在下一循环中未确定擦除通过，也可省略操作S150。在当前循环的操作S150，已确定了存储器单元的阈值电压的分布以及是否存在慢擦除单元，因此，存储器装置100可基于上述确定结果确定应用于后续擦除循环的调整擦除电压和擦除控制电压的方法。
[0085] 图7A和图7B是示出存储器单元的阈值电压分布的曲线图。
[0086] 横轴表示存储器单元的阈值电压Vth，纵轴表示存储器单元的数量。图7A示出当不存在慢擦除单元时的存储器单元的阈值电压分布(下文中称为“存储器单元的分布”)。图7B示出当存在慢擦除单元时的存储器单元的分布。
[0087] 参照图7A，当存储器块擦除失败并且不存在慢擦除单元时，存储器单元的分布可具有类似于分布RD1的正常形状。在擦除-失败状态中，一些存储器单元的阈值电压高于验证电压Vevf。根据图6的操作S160，增大擦除电压，并且基于调整后的擦除电压再次执行擦除操作，使得存储器单元的分布向左移位，形成分布RD2。在分布RD2中，大多数存储器单元的阈值电压低于验证电压Vevf，因此，存储器块可擦除通过。
[0088] 参照图7B，当存储器块擦除失败并且存在慢擦除单元时，可以以分布D1的形式形成存储器单元的分布，并且分布D1可具有尾部。
[0089] 当擦除电压与不存在慢擦除单元时类似地增大，并且基于调整后的擦除电压再次执行擦除操作时，存储器单元的分布可向左移位以形成与擦除通过相应的分布D2。然而，一些单元的阈值电压Vth可能被过度降低。换句话说，一些单元(例如，快擦除单元)可能被深度擦除。
[0090] 同时，由于在制造过程中由变化等引起的GIDL电流不足，可产生慢擦除单元。因此，当GIDL晶体管的漏电极和栅电极之间的电压差(即，擦除电压和擦除控制电压之间的电压差)增大时，可产生更高的GIDL电流。因此，根据图6的操作S170，当调整擦除控制电压使得擦除电压和擦除控制电压之间的电压差(即，GIDL控制电平)增大，并且基于调整后的擦除控制电压再次执行擦除操作时，随后产生更高的GIDL电流，从而降低慢擦除单元的阈值电压。也就是说，慢擦除单元的阈值电压可降低，而除慢擦除单元以外的存储器单元的阈值电压没有显著变化。因此，可形成像分布D3那样的存储器单元的分布。
[0091] 如上面参照图4A和图4B所述，为了使存储器单元的分布移位，当擦除控制电压过度增大时，一些存储器单元可能被深度擦除，并且当擦除控制电压被深度擦除时，GIDL晶体管(例如，串选择晶体管和/或接地选择晶体管)可被擦除。
[0092] 然而，根据本发明构思的示例实施例的存储器装置100和存储器装置100的擦除方法，在执行擦除之后的验证操作中，可确定是否存在慢擦除单元(即，存储器单元的分布是否具有尾部)，并且可基于是否存在慢擦除单元来调整施加到下一擦除循环的擦除电压和擦除控制电压。换句话说，根据本发明构思的示例实施例的存储器装置100和存储器装置100的擦除方法，可根据存储器单元的分布形状自适应地调整擦除电压和擦除控制电压。因此，可减少(或者，可选地，防止)存储器单元的深度擦除或选择晶体管的擦除，并且可减少(或者，可选地，防止)存储器单元阵列的可靠性根据擦除操作的劣化。
[0093] 图8A、图8B和图8C是示出根据本发明构思的示例实施例的存储器装置的擦除方法中的擦除偏置条件的曲线图。
[0094] 图8A示出与不存在慢擦除单元时相应的示例实施例。图8B和图8C示出与存在慢擦除单元时相应的实施例。
[0095] 参照图8A，在第一擦除循环LOOP1中，可基于第一擦除电压Vers1、第一擦除控制电压Vgidl1和字线擦除电压Vwe来执行擦除操作。在第一擦除循环LOOP1中执行擦除操作之后，可执行擦除验证。当存储器块擦除失败，并且确定不存在慢擦除单元时，控制逻辑120(图1)可将擦除电压和擦除控制电压增大相同的电压电平。也就是说，在增大擦除电压的同时，控制逻辑120可维持GIDL控制电平一致。
[0096] 因此，在第二擦除循环LOOP2中，可基于第二擦除电压Vers2和第二擦除控制电压Vgidl2来执行擦除操作。第二擦除电压Vers2和第二擦除控制电压Vgidl2可分别比第一擦除电压Vers1和第一擦除控制电压Vgidl1高第一电压差(ΔVa)。第二擦除电压Vers2和第二擦除控制电压Vgidl2之间的电压差ΔV1可与第一擦除电压Vers1和第一擦除控制电压Vgidl1之间的电压差ΔV1相同。也就是说，在第二擦除循环LOOP2中，可增大擦除电压，并且可维持与第一擦除循环LOOP1的GIDL控制电平相同的GIDL控制电平。
[0097] 参照图8B，在第一擦除循环LOOP1中，可基于第一擦除电压Vers1、第一擦除控制电压Vgidl1和字线擦除电压Vwe执行擦除操作，并且作为擦除验证的结果，当确定存储器块已擦除失败并且存在慢擦除单元时，控制逻辑120可调整擦除控制电压以调整GIDL控制电平。例如，控制逻辑120可降低擦除控制电压。因此，在第二擦除循环LOOP2中，可基于第一擦除电压Vers1和第三擦除控制电压Vgidl3(其低于第一擦除电压Vers1)来执行擦除操作，并且第一擦除电压Vers1和第三擦除控制电压Vgidl3之间的电压差ΔV2可大于第一擦除电压Vers1和第一擦除控制电压Vgidl1之间的电压差ΔV1。也就是说，在第二擦除循环LOOP2中，GIDL控制电平可大于第一擦除循环LOOP1的GIDL控制电平。
[0098] 同时，当存在慢擦除单元时，可调整擦除电压和擦除控制电压两者。参照图8C，在第一擦除循环LOOP1中，可基于第一擦除电压Vers1、第一擦除控制电压Vgidl1和字线擦除电压Vwe来执行擦除操作，并且作为擦除验证的结果，当存储器块擦除失败并且确定存在慢擦除单元时，控制逻辑120可通过调整擦除电压和擦除控制电压来增大GIDL控制电平。例如，控制逻辑120可增大擦除电压并降低擦除控制电压。
[0099] 因此，在第二擦除循环LOOP2中，可基于第三擦除电压Vers3和第四擦除控制电压Vgid14来执行擦除操作。第三擦除电压Vers3可比第一擦除电压Vers1高第二电压差ΔVb，并且第四擦除控制电压Vgid14可比第一擦除控制电压Vgid1低第三电压差ΔVc。第三擦除电压Vers3和第四擦除控制电压Vgidl4之间的电压差ΔV3可大于第一擦除电压Vers1和第一擦除控制电压Vgidl1之间的电压差ΔV1。此外，第二电压差ΔVb可小于图8A的第一电压差ΔVa。也就是说，在第二擦除循环LOOP2中，可增大擦除电压和GIDL控制电平。
[0100] 图9是根据本发明构思的示例实施例的存储器装置的擦除方法的流程图。
[0101] 图9的擦除方法可类似于图6的擦除方法。然而，根据图9的擦除方法，在执行擦除方法之后，执行多个验证操作，并且可基于根据多个验证操作的验证结果来确定是否存在慢擦除单元。在下文中，将通过关注与图6的擦除方法的不同来描述图9的擦除方法。
[0102] 参照图9，在操作S210，当对存储器块的擦除处理开始时，存储器装置100可设置擦除电压和擦除控制电压，并且在操作S220，可基于设置的擦除电压和擦除控制电压执行擦除操作。
[0103] 在操作S230，在执行擦除操作之后，存储器装置100可基于第一验证电压执行第一擦除验证操作。存储器装置100可对针对第一验证电压的失败位的数量进行计数。
[0104] 在操作S240，存储器装置100可基于擦除验证的结果针对存储器块确定擦除通过。详细地，当关于第一验证电压的失败位的数量小于设置的(或者，可选地，预定的)阈值位数量时，控制逻辑120可确定存在存储器块的擦除通过，并且当失败位的数量等于或大于阈值数量时，控制逻辑120可确定存储器块的擦除失败。擦除通过表示完成了存储器块的擦除，因此可结束对存储器块的擦除处理。
[0105] 在操作S250，当确定存储器块的擦除失败时，存储器装置100可基于第二验证电压执行第二擦除验证操作。第二验证电压可高于第一验证电压。存储器装置100可基于第二验证电压来感测存储器单元，并且对关于第二验证电压的失败位的数量进行计数。
[0106] 在操作S260，存储器装置100可基于验证结果确定是否存在慢擦除单元。在示例实施例中，存储器装置100可基于关于第二擦除电压的失败位的数量(下文中称为第二失败位的数量)来确定是否存在慢擦除单元。在示例实施例中，存储器装置100可基于关于第一擦除电压的失败位的数量(下文中称为第一失败位的数量)和第二失败位的数量来确定是否存在慢擦除单元。将参照图10A到图12描述确定是否存在慢擦除单元的方法。
[0107] 图10A和图10B是示出存储器单元的阈值电压分布的曲线图。
[0108] 横轴表示存储器单元的阈值电压Vth，纵轴表示存储器单元的数量。图10A示出当不存在慢擦除单元时存储器单元的分布，图10B示出当存在慢擦除单元时的存储器单元的分布。
[0109] 参照图10A，当存储器单元的分布具有正常形状时(即，当不存在慢擦除单元并且基于第一验证电压Vevf1执行第一擦除验证操作时)，即使第一失败位的数量超过用于导致擦除失败的阈值数量，但当基于高于第一验证电压Vevf1的第二验证电压Vevf2执行第二擦除验证操作时，也可不产生第二失败位或可产生很少的第二失败位。
[0110] 同时，参照图10B，当存储器单元的分布具有尾部时(即，当存在慢擦除单元时)，根据第二验证电压Vevf2执行第二擦除验证操作时，可能存在大量第二失败位。
[0111] 因此，根据本发明构思的示例实施例的存储器装置100，如稍后将参照图11和图12描述的，可基于第二失败位的数量或者基于第二失败位的数量和第一失败位的数量来确定是否存在慢擦除单元。
[0112] 图11和图12是根据本发明构思的示例实施例的确定是否存在慢擦除单元的方法的流程图。
[0113] 可将图11和图12的确定方法应用于图9的操作S260。
[0114] 参照图11，在操作S261a，存储器装置100(具体地，控制逻辑120)可将第二验证操作的结果(即，第二失败位的数量Nfail2)与参考数量Nref进行比较，以确定第二失败位的数量Nfail2是否小于参考数量Nref。可基于存储器单元的正常分布以及第一验证电压Vref1和第二验证电压Vref2来设置参考数量Nref。
[0115] 在操作S262，当第二失败位的数量Nfail2小于参考数量Nref时，存储器装置100可确定不存在慢擦除单元，并且当第二失败位的数量Nfail2等于或者大于参考数量Nref时，在操作S263，存储器装置100可确定存在慢擦除单元。
[0116] 参照图12，在操作S261b，存储器装置100(具体地，控制逻辑120)可比较第二失败位的数量Nfail2与第一失败位的数量Nfail1的比率(下文中称为作为失败位比率)，以确定失败位的比率(Nfail2/Nfail1)是否小于参考比率Rref。当存储器单元具有正常分布时，失败位的比率Nfail2/Nfail1可很小，而当存储器单元的分布具有尾部时，失败位比率Nfail2/Nfail1可大于参考比率Rref。
[0117] 在操作S262，当失败位比率Nfail2/Nfail1小于参考比率Rref时，存储器装置100可确定不存在慢擦除单元，并且当失败位比率Nfail2/Nfail1等于或者大于参考比率Rref时，在操作S263，存储器装置100可确定存在慢擦除单元。
[0118] 返回参照图9，当在操作S262存储器装置100确定不存在慢擦除单元时，在操作S270，存储器装置100可将擦除电压和擦除控制电压增大相同的电压电平。相反，当在操作S263，存储器装置100确定存在慢擦除单元时，在操作S280，存储器装置100可调整擦除控制电压，使得擦除电压和擦除控制电压之间的电压差增大。
[0119] 根据本示例实施例，存储器装置100可通过执行多次擦除验证来确定是否存在慢擦除单元。同时，虽然图9示出了执行两次擦除验证操作，但是示例实施例不限于此，并且可基于不同的擦除验证电压执行擦除验证三次或更多次。控制逻辑120可基于多个擦除验证结果估计存储器单元的分布形状，并基于分布形状确定是否存在慢擦除单元。
[0120] 图13是示出根据本发明构思的示例实施例的擦除方法中的擦除偏置条件的示例的曲线图。
[0121] 参照图13，在擦除循环中，例如，在第一擦除循环LOOP1中，在擦除部分ERASE中执行擦除操作之后，可在擦除验证部分VERIFY中执行擦除验证操作。上面参照图8A至图8C描述了用于擦除操作的擦除偏置条件，因此，将省略其描述。
[0122] 可在擦除验证部分VERIFY的第一部分VERIFY1中基于第一验证电压Vevf1来执行第一擦除验证操作。可将第一验证电压Vevf1施加到字线WL，并且可将通过电压Vpass施加到串选择线SSL和接地选择线GSL。例如，通过电压Vpass可以是1V或更高的正电压，并且第一验证电压Vevf1可以是接地电压附近的正电压或负电压(例如，0.5或更低)。作为无限制的示例，通过电压Vpass可以是4V，并且第一验证电压Vevf1可以是-0.4V。
[0123] 因此，可导通串选择晶体管SST(图2A)和接地选择晶体管GST(图2A)，并且可对存储器单元MC1至MC8(图2A)执行第一擦除验证。
[0124] 当作为第一擦除验证的结果确定擦除失败时，可在第二部分VERIFY2中执行第二擦除验证操作。可将第二验证电压Vevf2施加到字线WL，并且可将通过电压Vpass施加到串选择线SSL和接地选择线GSL。第二验证电压Vevf2可以是接地电压附近的正电压或负电压(例如，0.5或更低)，并且可高于第一验证电压Vevf1。作为非限制性示例，第二验证电压Vevf2可以是-0.2V。
[0125] 因此，可导通串选择晶体管SST(图2A)和接地选择晶体管GST(图2A)，并且可对存储器单元MC1至MC8(图2A)执行第二擦除验证。
[0126] 如上所述，当作为第一擦除验证的结果确定擦除失败时，存储器装置100可通过增大验证电压的电压电平来执行多次擦除验证(即，多次感测)。存储器装置100可基于多次擦除验证的结果确定是否存在慢擦除单元。
[0127] 图14和图15是根据本发明构思的示例实施例的存储器装置的擦除方法的流程图。
[0128] 图14的擦除方法是图9的擦除方法的改进实施例。因此，将通过关注与图9的擦除方法的不同之处来描述图14的擦除方法。
[0129] 参照图14，在操作S310，当对存储器块的擦除处理开始时，存储器装置100可设置擦除电压和擦除控制电压，并且在操作S320，可基于设置的擦除电压和擦除控制电压执行擦除操作。在操作S330，在执行擦除操作之后，存储器装置100可基于第一验证电压执行第一擦除验证操作。存储器装置100可对针对第一验证电压的第一失败位的数量Nfail1进行计数。
[0130] 在操作S340，存储器装置100可将第一失败位的数量Nfail1与第一阈值数量N1进行比较。
[0131] 在操作S380，当第一失败位的数量Nfail1等于或大于第一阈值数量N1时，存储器装置100可将擦除电压和擦除控制电压增大相同的电压电平并基于增大的擦除电压和增大的擦除控制电压执行下一擦除循环。也就是说，存储器装置100可确定相当大量的存储器单元没有被擦除，并且增大擦除电压以使存储器单元的分布移位。
[0132] 在操作S350，当第一失败位的数量Nfail1小于第一阈值数量N1时，存储器装置100可确定相当大量的存储器单元被擦除并且可确定第一失败位的数量Nfail1是否小于第二阈值数量N2。也就是说，存储器装置100可确定存储器块是否已擦除通过。
[0133] 第一阈值数量N1和第二阈值数量N2可以是正整数，并且第一阈值数量N1可大于第二阈值数量N2。根据示例实施例，可将第二阈值数量N2设置为ECC位的数量或更少。
[0134] 当第一失败位的数量Nfail1小于第二阈值数量N2时，存储器装置100可确定存储器块已擦除通过并结束擦除操作。
[0135] 在操作S360，当第一失败位的数量Nfail1等于或大于第二阈值数量N2时，存储器装置100可执行第二擦除验证操作，以确定未被擦除的存储器单元中是否存在慢擦除单元。
[0136] 在操作S370，存储器装置100可基于第二擦除验证的结果或者基于第一擦除验证和第二擦除验证的结果来确定是否存在慢擦除单元，并且当存储器装置100确定存在慢擦除单元时，在操作S390，存储器装置100可调整擦除控制电压，使得擦除电压和擦除控制电压之间的电压差增大。换句话说，存储器装置100可增大GIDL控制电平。然后，可基于调整后的擦除电压和擦除控制电压来执行擦除操作。
[0137] 同时，当存在慢擦除单元时，如下面参照图15所讨论的那样，可基于慢擦除单元的数量来改变调整擦除电压和擦除控制电压的方法。
[0138] 参照图15，当在操作S410确定存在慢擦除单元时，在操作S420，存储器装置100可将第二失败位的数量Nfail2与设置的(或者，可选地，预定的)参考值N3进行比较，以确定第二失败位的数量Nfail2是否小于预定参考值N3。
[0139] 在操作S430，当第二失败位的数量Nfail2等于或大于参考值N3时，存储器装置100可调整擦除电压和擦除控制电压，使得擦除电压和擦除控制电压之间的电压差增大。例如，控制逻辑120可如上面参照图8C所述调整擦除电压和擦除控制电压。
[0140] 如上所述，当第二失败位的数量Nfail2等于或大于参考值N3时，存储器装置100可确定未擦除的存储器单元中的慢擦除单元的数量相对较大。当擦除电压过度降低以使大量慢擦除单元的分布移位(即，产生GIDL电流)时，串选择晶体管和接地选择晶体管可被擦除。因此，如上所述，为了通过使存储器单元的分布整体移位来增大慢擦除单元的分布的移位量，控制逻辑120可增大擦除电压并且还可降低擦除控制电压，使得GIDL电平增大。
[0141] 在操作S440，当第二失败位的数量Nfail2小于预定参考值N3时，存储器装置100可调整除了擦除电压之外的擦除控制电压，使得擦除电压和擦除控制电压之间的电压差增大。当第二失败位的数量Nfail2小于参考值N3时，存储器装置100可确定未擦除的存储器单元中的慢擦除单元的数量相对较小，并且维持如前的擦除电压并调整擦除控制电压，从而增大擦除电压和擦除控制电压之间的电压差，即，GIDL控制电平。
[0142] 根据本示例实施例，当存在慢擦除单元时，调整擦除控制电压使得擦除电压和擦除控制电压之间的电压差增大，并且当确定存在相对大量的慢擦除单元时，还调整擦除电压以增大慢擦除单元的分布的移位量；然而，当确定存在相对少量的慢擦除单元时，仅调整擦除控制电压，以使慢擦除单元的分布移位。
[0143] 图16是根据本发明构思的示例实施例的存储器装置100的操作方法的流程图。
[0144] 参照图16，在操作S10，存储器装置100可对第一存储器块执行擦除。操作S10的擦除可以是对存储器块执行的初始擦除操作。根据本发明构思的上述各种实施例的擦除方法可应用于操作S10。
[0145] 在操作S10，可执行对第一存储器块的擦除操作(S11)，并且可通过多次验证来确定是否存在慢擦除单元(S12)。可重复操作S11的擦除操作和操作S12的验证操作，直到擦除完成为止(即，直到获得擦除通过为止)。
[0146] 根据上述各种示例实施例，当作为擦除验证的结果确定擦除失败时，存储器装置100可基于是否存在慢擦除单元来调整擦除电压和擦除控制电压。
[0147] 在操作S20，当完成擦除时，存储器装置100可在内部存储区域中存储关于是否存在慢擦除单元的信息。例如，控制逻辑120(图1)可在存储区域(诸如寄存器、存储器单元阵列110(图1)或存储器装置100中包括的OTP存储器)中存储指示是否存在慢擦除单元的信息。根据示例实施例，关于是否存在慢擦除单元的信息可以以存储器块为单位被存储，即，按照存储器块组或以存储器芯片(即，其中安装有存储器装置100的半导体芯片)为单位被存储。例如，存储器装置100可在存储区域中存储指示在执行对存储器块组中包括的多个相邻存储器块的擦除操作的过程中是否检测到慢擦除单元的信息。
[0148] 然后，在操作S30，可对第一存储器块再次执行擦除。例如，对第一存储器块执行写入操作(即，编程)，并且当第一存储器块被编程参考次数或者更多次数，或者第一存储器块不具有用于存储数据的有效区域时，可擦除第一存储器块。
[0149] 例如，在操作S31，可对第一存储器块执行擦除操作。
[0150] 在操作S32，在执行擦除验证之前，存储器装置100可通过访问存储区域来确定检测慢擦除单元的历史。例如，存储器装置100可确定针对包括第一存储器块的存储器块组或存储芯片检测慢擦除单元的历史。
[0151] 在操作S33，存储器装置100可基于确定的结果确定在第一存储器块中可能存在慢擦除单元的可能性。例如，当存储在存储装置中的信息指示存在针对包括第一存储器块的存储器块组检测慢擦除单元的历史时，存储器装置100可确定有在第一存储器块中存在慢擦除单元的可能性。相反，当存储在存储装置中的信息指示针对包括第一存储器块的存储器块组没有检测慢擦除单元的历史时，存储器装置100可确定没有在第一存储器块中存在慢擦除单元的可能性。
[0152] 在操作S34，当确定有存在慢擦除单元的可能性时，存储器装置100可通过多次验证确定是否存在慢擦除单元以及第一存储器块是否擦除失败。
[0153] 在操作S35，当确定没有存在慢擦除单元的可能性时，存储器装置100可通过单个擦除验证确定第一存储器块是否已经擦除失败。
[0154] 根据本示例实施例的存储器装置100的操作方法，当在先前擦除处理中没有指示存在慢擦除单元的历史时，确定存储器块中不存在慢擦除单元，并且执行单个验证以减少用于进行擦除验证所花费的时间。
[0155] 图17是根据本发明构思的示例实施例的存储器装置100的擦除方法的流程图。
[0156] 参照图17，在操作S510，当对存储器块的擦除处理开始时，存储器装置100可设置擦除电压和擦除控制电压，并且在操作S520，可基于所设置的擦除电压和擦除控制电压执行擦除操作。
[0157] 在操作S530，在执行擦除操作之后，存储器装置100可基于验证电压执行擦除验证操作。根据示例实施例，可根据每个单元串执行擦除验证操作。存储器装置100可对每个单元串的失败位的数量进行计数。可选地，可基于从每个单元串读取的数据的电平来确定针对多个单元串中的每一个单元串的擦除通过或擦除失败。
[0158] 在操作S540，存储器装置100可基于擦除验证操作的结果来确定存储器块的擦除通过。例如，当对每个单元串的失败位的数量求和，并且求和值小于阈值数量时，可确定存储器块已擦除通过。作为另一示例，当确定所有多个单元串都处于擦除通过状态时，可确定存储器块已擦除通过。当确定存储器块已擦除通过时，可结束对存储器块的擦除处理。
[0159] 在操作S550，当确定擦除失败时，存储器装置100可确定是否存在擦除通过的单元串。
[0160] 在操作S560，当不存在擦除通过的单元串时，存储器单元的分布将作为整体移位，因此，存储器装置100可将擦除电压和擦除控制电压增大相同的电压电平。
[0161] 相反，在操作S570，当存在擦除通过的单元串时，可确定大多数存储器单元被擦除并且存在一些慢擦除单元。因此，为了使慢擦除单元的分布移位，存储器装置100可调整擦除控制电压以增大GIDL控制电平。
[0162] 根据操作S560或操作S570，在调整擦除控制电压和/或擦除电压之后，在操作S520，可基于调整后的擦除电压和擦除控制电压再次执行擦除操作。在示例实施例中，当在操作S550确定存在擦除通过的单元串时，当执行擦除操作时，对擦除通过的单元串的擦除操作被阻止，并且可对擦除失败的单元串执行擦除操作。因此，可减少(或者，可选地，防止)擦除通过的单元串中包括的存储器单元的深度擦除。
[0163] 图18是示出图17的存储器装置100的擦除方法的示例的示图。
[0164] 参照图18，在第N(N是1或更大的整数)擦除循环LOOP_N中，可基于第一擦除电压Vers1和第一擦除控制电压Vgidl1来执行擦除操作。可对包括在第N擦除循环LOOP_N的存储器块中的所有单元串SSL0至SSLn执行擦除操作。在示例实施例中，当对所有单元串执行擦除操作时，可通过使用双向GIDL擦除方法或下GIDL擦除方法来执行擦除操作。接下来，可执行擦除验证，并且可针对每个单元串确定擦除通过或擦除失败。
[0165] 当针对所有单元串SSL0至SSLn确定擦除失败时，在第N+1擦除循环LOOP_N+1中，可增大擦除电压和擦除控制电压，并且可基于调整后的擦除电压和擦除控制电压执行擦除操作。在第N+1擦除循环LOOP_N+1中，可基于第二擦除电压Vers2和第二擦除控制电压Vgidl2来执行擦除操作。第二擦除电压Vers2可高于第一擦除电压Vers1，第二擦除控制电压Vgidl2可高于第一擦除控制电压Vgidl1。然而，第二擦除电压Vers2和第二擦除控制电压Vgidl2之间的电压差Δ2可等于第一擦除电压Vers1和第一擦除控制电压Vgidl1之间的电压差Δ1。也就是说，在第N+1擦除循环LOOP_N+1的擦除处理中，与第N擦除循环LOOP_N的擦除处理相比，擦除电压可增大，并且GIDL控制电平可相同。
[0166] 在执行擦除操作之后，可执行擦除验证，并且可针对每个单元串确定擦除通过或擦除失败。这里，假设单元串SSL0至SSLn中的一些单元串(例如，第一单元串SSL0和第n+1单元串SSLn)已擦除通过，并且其他单元串SSL1至SSLn-1擦除失败。
[0167] 当一些单元串已擦除通过时，在第N+2擦除循环LOOP_N+2中，擦除通过的第一单元串SSL0和第n+1单元串SSLn可被禁止擦除，并且可对其他单元串SSL1至SSLn-1执行擦除操作。根据上GIDL擦除方法，当串选择晶体管作为GIDL晶体管操作时，可根据每个单元串来控制擦除操作(或擦除禁止操作)。在第N+2擦除循环LOOP_N+2中，可基于第二擦除电压Vers2和第三擦除控制电压Vgidl3执行擦除操作。第二擦除电压Vers2和第三擦除控制电压Vgidl3之间的电压差ΔV3可大于第二擦除电压Vers2和第二擦除控制电压Vgidl2之间的电压差ΔV2。也就是说，在第N+2擦除循环LOOP_N+2中，可不改变擦除电压并且可增大GIDL控制电平。当擦除操作完成时，可对单元串SSL1至SSLn-1执行擦除验证，从而针对单元串SSL1至SSLn-1确定擦除通过或擦除失败。
[0168] 图19是示出根据本发明构思的示例实施例的存储器装置的结构的示意图。图19可示出图1的存储器装置100的结构的示例。在下文中，将参照图1和图19两者进行描述。
[0169] 参照图19，存储器装置100可包括第一半导体层L1和第二半导体层L2。第二半导体层L2可沿第三方向堆叠在第一半导体层L1上。在示例实施例中，可在第一半导体层L1中形成控制逻辑120、电压发生器130、行译码器140和页缓冲单元150中的至少一个，并且可在第二半导体层L2中形成存储器单元阵列110。例如，第一半导体层L1可包括下基板，并且可在下基板上形成诸如晶体管的半导体器件和用于布线所述半导体器件的图案，从而在第一半导体层L1中形成各种电路。
[0170] 在第一半导体层L1中形成电路之后，可形成包括存储器单元阵列110的第二半导体层L2。例如，第二半导体层L2可包括基板，并且通过形成堆叠在每个基板上的多个栅极导电层和穿过多个栅极导电层以沿垂直于每个基板的上表面的方向(例如，Z-方向)延伸的多个柱，可在第二半导体层L2中形成存储器单元阵列110。此外，在第二半导体层L2中，可形成电连接存储器单元阵列110(即，字线WL和位线BL)和在第一半导体层L1中形成的电路的图案。例如，字线WL可沿第一方向延伸并且可沿第二方向被排列。此外，位线BL可沿第二方向延伸并且沿第一方向被排列。
[0171] 因此，存储器装置100可具有控制逻辑120、行译码器140、页缓冲单元150、或者其他各种外围电路和存储器单元阵列110沿堆叠方向(例如，Z-方向)被排列的结构，即，Cell-On-Peri或者Cell-Over-Peri(COP)结构。通过在存储器单元阵列110下方布置除了存储器单元阵列110之外的电路，COP结构可有效地减小垂直于堆叠方向的平面所占据的面积，因此，可增大存储器装置100的集成度。
[0172] 图20是示出根据本发明构思的示例实施例的存储器装置应用于固态盘(SSD)系统1000的示例的框图。
[0173] 参照图20，SSD系统1000可包括主机1100和SSD 1200。SSD 1200可通过信号连接器将信号发送到主机1100或从主机1100接收信号，并且可通过电源连接器接收电力。SSD 1200可包括SSD控制器1210、辅助电源1220和多个闪存存储器装置1230、1240和1250。可基于图1至图19中示出的实施例来实现SSD 1200。
[0174] 详细地，图1的存储器装置100可应用于闪存存储器装置1230至1250中的至少一个。因此，当闪存存储器装置1230至1250中的至少一个对存储器块执行擦除验证迭代时，闪存存储器装置1230至1250中的所述至少一个可确定是否存在慢擦除单元，并且可基于是否存在慢擦除单元(即，基于存储器单元的分布形状)来调整擦除电压和擦除控制电压，从而减少(或者，可选地，防止)存储器单元的深度-擦除或选择晶体管的擦除。因此，可减少(或者，可选地，防止)存储器装置100的可靠性的劣化，并且可增强SSD 1200的耐用性。
[0175] 根据本发明构思的示例实施例的存储器装置100不仅可被安装或应用于在SSD 1200中，也可被安装或应用于存储卡系统、计算系统、通用闪存(UFS)等。
[0176] 根据一个或更多个示例实施例，上述单元和/或装置(诸如包括控制逻辑120的非易失性存储器装置100的组件)可使用硬件、硬件和软件的组合、或者存储用于执行其功能的可执行的软件的非暂时性存储介质来实现。
[0177] 可使用处理电路来实现硬件，诸如但不限于，一个或更多个处理器、一个或更多个中央处理器(CPU)、一个或更多个控制器、一个或更多个算术逻辑单元(ALU)、一个或更多个数字信号处理器(DSP)、一个或更多个微计算机、一个或更多个现场可编程门阵列(FPGA)、一个或更多个片上系统(SoC)、一个或更多个可编程逻辑单元(PLU)、一个或更多个微处理器、一个或更多个专用集成电路(ASIC)、或者能够以定义的方式响应和执行指令的一个或更多个任何其他装置。
[0178] 软件可包括用于独立地或共同地指示或配置硬件装置以根据需要进行操作的计算机程序、程序代码、指令或它们的一些组合。计算机程序和/或程序代码可包括能够由一个或更多个硬件装置(诸如上述一个或更多个硬件装置)实现的程序或计算机可读指令、软件组件、软件模块、数据文件、数据结构等。程序代码的示例包括由编译器产生的机器代码和使用解释器执行的更高级程序代码两者。
[0179] 例如，当硬件装置是计算机处理装置(例如，一个或更多个处理器、CPU、控制器、ALU、DSP、微计算机、微处理器等)时，计算机处理装置可被配置为通过根据程序代码执行算术、逻辑和输入/输出操作来执行程序代码。一旦程序代码被加载到计算机处理装置中，计算机处理装置可被编程为执行程序代码，从而将计算机处理装置转换为专用计算机处理装置。在更具体的示例中，当程序代码被加载到处理器中时，处理器变成被编程为执行程序代码和与其相应的操作，从而将处理器转换为专用处理器。在另一示例中，硬件装置可以是定制为专用处理电路(例如，ASIC)的集成电路。
[0180] 诸如计算机处理装置的硬件装置可运行操作系统(OS)和在OS上运行的一个或更多个软件应用。计算机处理装置还可响应于软件的执行来访问、存储、操纵、处理和创建数据。为简单起见，可将一个或更多个示例实施例示出为一个计算机处理装置；然而，本领域技术人员将理解，硬件装置可包括多个处理元件和多种类型的处理元件。例如，硬件装置可包括多个处理器或包括处理器和控制器。此外，其他处理配置(诸如并行处理器)也是可能的。
[0181] 根据一个或更多个示例实施例，存储介质还可包括单元和/或装置处的一个或更多个存储装置。一个或更多个存储装置可以是有形或非暂时性计算机可读存储介质，诸如随机存取存储器(RAM)、只读存储器(ROM)、永久大容量存储装置(诸如盘驱动器)、和/或任何其他类似的能够存储和记录数据的数据存储机制。一个或更多个存储装置可被配置为存储用于一个或更多个操作系统和/或用于实现本文描述的示例实施的计算机程序、程序代码、指令或它们的一些组合。也可使用驱动机制将计算机程序、程序代码、指令或它们的一些组合从单独的计算机可读存储介质加载到一个或更多个存储装置和/或一个或更多个计算机处理装置中。这种单独的计算机可读存储介质可包括通用串行总线(USB)闪存驱动器、记忆棒、蓝光/DVD/CD-ROM驱动器、存储卡和/或其他类似的计算机可读存储介质。可经由网络接口而不是经由计算机可读存储介质，将计算机程序、程序代码、指令或它们的一些组合从远程数据存储装置加载到一个或更多个存储装置和/或一个或更多个计算机处理装置中。此外，可通过网络将计算机程序、程序代码、指令或它们的一些组合从远程计算系统加载到一个或更多个存储装置和/或一个或更多个处理器中，其中，该远程计算系统被配置为传送和/或分发所述计算机程序、程序代码、指令或它们的一些组合。远程计算系统可经由有线接口、空中接口和/或任何其他类似介质来传送和/或分发计算机程序、程序代码、指令或它们的一些组合。
[0183] 尽管已参照本发明的示例实施例具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和范围的情况下，可在其中进行各种改变。因此，本发明构思的示例实施例的范围不是由本发明构思的示例实施例的详细描述限定，而是由所附权利要求及其任何等同范围限定。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 一种心肺功能监护仪 | 2020-08-19 | 3 |
| 多室铝电解槽及其母线系统 | 2020-10-22 | 2 |
| 重力加速度测试仪 | 2021-08-10 | 1 |
| 一种红外线触摸屏及其使用方法 | 2021-11-27 | 2 |
| 蓄电装置以及蓄电装置的制造方法 | 2023-03-02 | 1 |
| 可调整焦距的透镜结构及屏下指纹传感器结构 | 2020-05-20 | 0 |
| 一种可见光响应型光催化薄膜及其制备方法和应用 | 2022-08-29 | 2 |
| 涡轮盘榫槽的电火花单向走丝线切割加工设备 | 2021-02-28 | 1 |
| 线圈部件 | 2023-02-03 | 1 |
| 一种薄膜开关 | 2020-08-08 | 1 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
QQ群二维码
意见反馈
意见反馈