프로그래머블 셀프리프레쉬 기능을 갖는 동기식 디램 { Synchronous DRAM With programmable self-refresh function }

본 발명은 동기식 디램(Synchronous DRAM, 이하 SDRAM이라 칭한다)에 관한 것으로, 특히 퓨즈를 이용하지 않고 셀프 리프레쉬의 주기를 원하는 주기로 프로그래밍할 수 있는 프로그래머블 셀프리프레쉬 기능을 갖는 SDRAM에 관한 것이다.

일반적으로 DRAM 반도체에서는 단위기억소자(이하, 셀이라 칭한다)를 2차원으로 배열하고, 이를 행과 열로 구분하여 주소를 부여하며, 그 주소를 각각 로우(row)어드레스와 컬럼(column)어드레스라고 부른다. DRAM을 사용할 경우 로우어드레스와 컬럼어드레스를 차례로 인가하여 원하는 셀을 지정함으로써 읽거나 쓰는 동작을 수행하게 된다.

메모리 셀들에는 데이터를 저장하는 수단으로써 커패시터가 구비되는데, 커패시터가 데이터를 지속적으로 저장하기 위해서는 셀프 리프레쉬(self refresh) 동작을 필요로 한다. 셀프 리프레쉬 동작의 주기는 최악의 경우에도 소자의 동작을 보장할 수 있는 데이터보유(retention)시간으로 정해진다. 셀프 리프레쉬모드에서 소비되는 전류(ICC6)는 작을수록 좋은데, 이러한 ICC6 전류는 셀프 리프레쉬의 주기가 길수록 감소한다.

도 1a는 종래의 SDRAM에 포함된 셀프리프레쉬로직 및 타이머의 회로도이다. 종래의 셀프리프레쉬로직 및 타이머는 셀프 리프레쉬의 주기를 프로그래밍하기 위한 퓨즈부(F1),(F2)와, 그 퓨즈부(F1),(F2)로부터의 신호를 디코딩하는 디코딩부(DEC)와, 그 디코딩부(DEC)의 출력신호를 일정시간 지연시키는 지연부(DR1)를 구비한다.

상기 퓨즈부(F1)는 전원전압단자와 연결된 퓨즈(f1)와, 그 퓨즈(fuse1)와 병렬연결된 디커플링(decoupling) 커패시터(C1)와, 그 디커플링 커패시터(C1)와 병렬연결된 NMOS트랜지스터(N1)와, 상기 퓨즈(f1)와 병렬연결된 인버터(I1)와, 그 인버터(I1)의 출력단자와 연결된 인버터(I2)로 구성된다. 여기서, 상기 인버터(I1)의 출력단자는 NMOS트랜지스터(N1)와도 연결된다.

상기 퓨즈부(F2)는 퓨즈(fuse2), 디커플링커패시터(C2), NMOS트랜지스터(N2) 그리고 인버터(I3),(I4)로써 전술한 퓨즈부(F1)와 동일방식으로 구성된다.

그리고, 상기 디코딩부(DEC)는 인버터(I5),(I6)와, 낸드게이트(ND1~ND4)와, 노아게이트(NR1~NR5)로 구성된다.

또한, 종래의 셀프리프레쉬로직 및 타이머는 상기 지연부(DR1) 및 상기 디코딩부(DEC)의 출력단자와 연결된 노아게이트(NR6)와, 셀프리프레쉬모드의 진입신호인 셀프리프레쉬신호(selfref)를 순차적으로 반전시키는 인버터(I7),(I8)와, 그 인버터(I8)의 출력신호를 지연시키는 지연부(DR2)와, 상기 인버터(I8)의 출력신호를 순차적으로 반전시키는 인버터(I9),(I10)와, 그 인버터(I10)의 출력신호에 응답하여 소정주파수의 클럭신호를 발생하는 오실레이터(OSC)를 구비한다.

또한, 종래의 셀프리프레쉬로직 및 타이머는 상기 오실레이터(OSC) 및 지연부(DR2)로부터의 출력신호를 입력단자(flus),(oscen)를 통하여 입력받아 다수의 주기(1128μs),(116μs),(132μs),(164μs)를 갖는 클럭신호들을 상기 디코딩부(DEC)에 인가하는 주파수분배기(FDEV)와, 상기 노아게이트(NR6) 및 인버터(I8)의 출력단자와 연결된 낸드게이트(ND5)와, 그 낸드게이트(ND5)의 출력신호를 반전시켜 상기 셀프리프레쉬 요청신호(srefreq)를 발생하는 인버터(I11)를 구비한다.

이와 같이 구성되는 종래의 셀프리프레쉬로직 및 타이머에 있어서, 셀프리프레쉬의 주기는 퓨즈부(F1),(F2)에 구비된 퓨즈(fuse1),(fuse2)를 커팅(cutting)시킴으로써 프로그래밍된다. 즉, 퓨즈(fuse1)가 연결된 상태일 경우 디커플링커패시터(C1)는 전원전압에 의하여 충전되고 인버터(I2)는 하이레벨의 신호를디코딩부(DEC)로 출력한다. 이때, 인버터(I1)는 로우레벨의 신호를 인버터(I2) 및 NMOS트랜지스터(N1)의 게이트에 인가한다. 반면에, 퓨즈(fuse1)가 커팅된 상태일 경우 인버터(I2)는 로우레벨의 신호를 디코딩부(DEC)로 출력하고, 이때 인버터(I1)는 하이레벨의 신호를 출력한다. 그러므로, 디커플링커패시터(C1)는 NMOS트랜지스터(N1)를 통하여 디스챠지된다. 그리고, 퓨즈부(F2)는 전술한 퓨즈부(F1)와 동일한 방식으로 동작한다.

셀프리프레쉬신호(selfref)가 하이레벨일 경우, 인버터(I7~I10)를 거쳐 인가된 신호에 의하여 오실레이터(OSC)가 동작되어 소정주기의 클럭신호를 발생한다. 주파수분배기(FDEV)는 지연부(DR2)를 통하여 일정시간 지연된 신호와 오실레이터(OSC)로부터의 클럭신호를 공급받아 다수의 주기(1128μs),(116μs),(132μs),(164μs)를 갖는 클럭신호들을 디코딩부(DEC)의 노아게이트(NR1~NR4)에 각각 인가한다. 디코딩부(DEC)의 출력신호는 지연부(DR1), 노아게이트(NR6), 낸드게이트(ND5) 그리로 인버터(I11)에서 논리연산되어 셀프리프레쉬 요청신호(srefreq)가 발생된다. 결과적으로, 도 1b에 도시된 바와 같이, 퓨즈(fuse1),(fuse2)의 상태에 따라 서로다른 주기(1128μs),(116μs),(132μs),(164μs)를 갖는 셀프리프레쉬 요청신호(srefreq)가 만들어진다. 이에 따라, SDRAM의 내부에서는 셀프리프레쉬를 위한 로우어드레스가 생성되어 셀프리프레쉬모드가 수행된다.

도 2a는 종래의 SDRAM에 포함된 비트라인프리챠지 제어신호 발생회로의 회로도이다.

종래의 비트라인프리챠지 제어신호 발생회로는 센스앰프를 구동하기 위한 신호(sgd)를 입력받는 인버터(I12)와, 뱅크(bank)내의 특정 블록을 구동하기 위한 신호(bax9A)를 입력받는 낸드게이트(ND6)와, 그 낸드게이트(ND6) 및 상기 인버터(I12)의 출력신호를 입력받는 낸드게이트(ND7)와, 그 낸드게이트(ND7)의 출력신호를 순차적으로 반전시키는 인버터(I13),(I14)를 구비한다.

또한, 종래의 비트라인프리챠지 제어신호 발생회로는 외부전압(Vext)을 입력받고 NMOS트랜지스터(N3),(N4)를 통하여 상기 인버터(I13),(I14)의 출력단자와 연결되고 서로 크로스-커플드(cross-coupled) 방식으로 연결된 PMOS트랜지스터(P1),(P2)와, 그 PMOS트랜지스터(P2)와 상기 NMOS트랜지스터(N4) 사이의 노드전압에 의하여 각각 구동되고 서로 직렬연결된 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N5)로 구성된다. 여기서, NMOS트랜지스터(N5)와 외부전압(Vext)을 입력받는 PMOS트랜지스터(P3) 사이의 노드에서 비트라인프리챠지 제어신호(blp_d)가 발생되는데, 이 비트라인프리챠지 제어신호(blp_d)는 비트라인의 프리챠지(precharge) 시간을 줄이기 위한 보조적 수단이고, 비트라인의 양 끝단에 연결된 NMOS트랜지스터들을 구동한다.

이와 같이 구성되는 종래의 비트라인프리챠지 제어신호 발생회로의 동작을 도 2b의 파형도를 참조하여 설명하면 다음과 같다.

먼저, 셀프리프레시모드가 시작되면, 셀프리프레쉬신호(selfref)는 로우레벨에서 하이레벨로 바뀌고 이때 로우레벨의 신호들(sgd),(bax9A),(wlcb)이 인버터(I12)와 낸드게이트(ND6)에 공급된다. 그러므로, 낸드게이트(ND7)는 하이레벨의 신호들을 입력받아 로우레벨의 신호를 출력하고, 인버터(I13),(I14)는 하이레벨과 로우레벨의 신호를 각각 발생시킨다. 이때, PMOS트랜지스터(P3)의 게이트에는 로우레벨의 전압이 인가되므로 턴온되고, NMOS트랜지스터(N5)는 턴오프된다.

결과적으로, 비트라인프리챠지 제어신호(blp_d)는 하이레벨을 갖게 되고, 따라서 셀프리프레쉬 요청신호(srefreq)에 의하여 선택된 셀들을 셀프리프레쉬시키기 위하여 비트라인을 프리챠지시킨다.

한편, 신호들(sgd),(bax9A),(wlcb)이 로우레벨에서 하이레벨로 바뀌면 전술한 동작과 반대의 과정을 통하여 로우레벨의 비트라인프리챠지 제어신호(blp_d)가 발생된다. 그러므로, 비트라인의 양 끝단에 연결된 NMOS트랜지스터들은 턴오프된다.

그러나, 상기와 같은 종래의 SDRAM에 있어서는 셀프리프레쉬의 주기가 퓨즈옵션에 따라 고정되어 있기 때문에, 리프레쉬 특성이 좋은 소자의 경우에도 그 고정된 주기에 따라 리프레쉬동작이 수행된다. 즉, 셀의 데이터보유시간은 제작되는 소자마다 다를 수 있으므로 다수의 주기를 만들어 놓고 최악의 조건에서 퓨즈옵션을 사용하여 그 주기를 고정하였기 때문에 일단 고정된 주기를 변경할 수는 없었다.

또한, 셀프리프레쉬모드에서 동작하지 않아도 되는 회로, 예를 들어 비트라인프리챠지 제어신호(blp_d)에 의하여 구동되는 NMOS트랜지스터들이 동작하여 ICC6전류의 소비가 증가하는 문제점이 있었다.

따라서, 본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로서, 모드레지스터의 세팅시에 사용되지 않는 어드레스를 이용하여 셀프 리프레쉬의 주기를 원하는 주기로 편리하게 프로그래밍할 수 있는 프로그래머블 셀프리프레쉬 기능을 갖는 SDRAM을 제공하는 데 그 목적이 있다.

본 발명의 다른 목적은 정해진 주기보다 더 긴 셀프리프레쉬 주기를 사용함으로써, 셀프리프레쉬모드에서 소비되는 전류를 감소시킬 수 있는 프로그래머블 셀프리프레쉬 기능을 갖는 SDRAM을 제공하는 것이다.

본 발명의 또다른 목적은 비트라인의 프리챠지시간을 줄이기 위한 보조적인 수단인 비트라인프리챠지 제어신호 발생회로가 셀프리프레쉬모드에서 동작하지 않도록 하여 셀프리프레쉬모드에서 소비되는 전류를 감소시킬 수 있는 프로그래머블 셀프리프레쉬 기능을 갖는 SDRAM을 제공하는 것이다.

본 발명의 부가적인 목적은 퓨즈를 사용하지 않고 셀프리프레쉬의 주기를 변경할 수 있도록 하여 칩 제조과정에서 레이저로 퓨즈를 커팅하는 공정을 줄일 수 있는 프로그래머블 셀프리프레쉬 기능을 갖는 SDRAM을 제공하는 것이다.

도 1a는 종래의 동기식 디램에 포함된 셀프 리프레쉬로직 및 타이머의 회로도.

도 1b는 도 1a의 퓨즈의 상태에 따른 셀프 리프레쉬 요청신호의 주파수를 표시한 표.

도 2a는 종래의 동기식 디램에 포함된 비트라인 제어신호를 발생하는 회로의 회로도.

도 2b는 도 2a의 회로에서 입출력되는 신호들의 파형도.

도 3a는 본 발명이 적용되는 동기식 디램의 구성을 보인 블록도.

도 3b는 도 3a의 일부 회로도에서 입출력되는 신호를 보인 블럭도.

도 4a는 도 3a의 셀프 리프레쉬로직 및 타이머의 상세 회로도.

도 4b는 도 4a의 회로에서 특정의 어드레스신호들의 레벨에 따른 셀프 리프레쉬 요청신호의 주파수를 표시한 표.

도 5a는 도 3a의 비트라인프리챠지 제어신호 발생부의 상세 회로도.

도 5b는 도 5a의 회로에서 입출력되는 신호들의 파형도.

도 6a는 도 3a의 메모리셀어레이와 센스앰프및입/출력게이트의 일부 회로도.

도 6b는 도 6a의 회로에서 입출력되는 신호의 파형도.

*도면의 주요 부분에 대한 부호의 설명*

10:로우어드레스 버퍼 11:어드레스레지스터

12:명령해석기 13:로우프리디코더

14:컬럼프리디코더 15:컬럼어드레스카운터

16:모드레지스터 17:셀프리프레쉬로직및타이머

18:버스트카운터 19:데이터출력부

20:내부로우어드레스카운터 21:비트라인프리챠제어신호발생부

22:메모리셀어레이 170:디코딩부

selref:셀프리프레쉬신호 srefreq:셀프리프레쉬 요청신호

이와 같은 목적을 달성하기 위한 본 발명은 어드레스버퍼, 어드레스레지스터, 로우프리디코더, 모드레지스터, 셀프리프레쉬로직 및 타이머, 내부로우어드레스카운터, 비트라인 프리챠지 제어신호발생부 그리고 메모리셀어레이를 포함하여구성되는 동기식 디램에 있어서, 상기 셀프리프레쉬로직 및 타이머는 상기 모드레지스터의 데이터 설정시에 사용되지 않는 상기 어드레스레지스터로부터의 신호를 이용하여 프로그래밍되는 복수개의 리프레쉬주기를 갖는 리프레쉬요청신호를 발생하고, 상기 비트라인 프리챠지 제어신호발생부는 셀프리프레쉬모드의 수행시에는 상기 셀프리프레쉬로직 및 타이머의 제어에 따라 구동되지 않는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명하면 다음과 같다.

본 발명이 적용되는 SDRAM은 도 3a에 도시된 바와 같이, 외부로부터의 어드레스신호(ADD)와 뱅크어드레스신호(BA)를 입력받아 저장하고 내부어드레스를 발생하는 어드레스버퍼(10)와, 그 어드레스버퍼(10)로부터의 내부어드레스에 따라 뱅크선택신호(BANK-SEL), 로우어드레스 및 칼럼어드레스 그리고 레지스터신호를 발생하는 어드레스레지스터(11)를 포함한다.

또한, 본 발명이 적용되는 SDRAM은 상기 어드레스레지스터(11)로부터의 뱅크선택신호(BANK-SEL) 및 명령데이터를 해석하여 상기의 각 회로들의 동작을 제어하기 위한 신호, 로우액티브신호(ROW_ACT) 및 컬럼액티브신호(COL_ACT)를 발생하는 명령해석기(12)와, 상기 어드레스레지스터(11)로부터의 로우어드레스를 미리 디코딩하는 로우프리디코더(13)와, 상기 어드레스레지스터(11)로부터의 컬럼어드레스를 미리 디코딩하는 컬럼프리디코더(14)와, 상기 어드레스레지스터(11)로부터의 컬럼어드레스를 카운팅하는 컬럼어드레스카운터(15)를 포함한다.

또한, 본 발명이 적용되는 SDRAM은 상기 어드레스레지스터(11)로부터의 신호에 따라 메모리 동작에 관한 모드데이타를 저장하는 모드레지스터(16)와, 상기 어드레스레지스터(11)로부터의 레지스터신호에 의하여 프로그래밍되는 주기를 갖는 셀프리프레쉬 요청신호(srefreq)를 발생하는 셀프리프레쉬로직 및 타이머(17)와, 상기 모드레지스터(16)에 저장된 모드데이타를 근거로 하여 버스트데이타를 카운트하는 버스트카운터(18)와, 그 버스트카운터(18)의 제어에 따라 데이터출력을 위한 파이프라인(pipe line) 제어신호(PLC)를 발생하는 데이터출력제어부(19)와, 상기 셀프프레쉬로직 및 타이머(17)로부터의 셀프리프레쉬 요청신호(srefreq)에 따라 리프레쉬주기를 인식하고 내부로우어드레스를 카운트하여 상기 로우프리디코더(13)에 인가하는 내부로우어드레스카운터 (20)와, 상기 셀프프레쉬로직 및 타이머(17)의 제어에 따라 비트라인프리챠지 제어신호를 발생하는 비트라인 프리챠지 제어신호발생부(21)를 포함한다.

또한, 본 발명이 적용되는 SDRAM은 복수개의 뱅크로 이루어진 메모리셀들로 구성되는 메모리셀어레이(22)와, 상기 로우프리디코더(130)로부터의 디코딩신호에 따라 상기 메모리셀어레이(22)의 워드라인을 구동하는 X제어부 및 X디코더(22a)와, 상기 컬럼어드레스카운터(15)로부터의 카운트신호에 따라 비트라인을 선택하는 Y디코더(22b)와, 상기 메모리셀어레이(22)로부터의 데이터를 감지하여 증폭하고 그 입출력을 제어하는 센스앰프 및 입/출력게이트(23)와, 상기 데이터 출력제어부(19)로부터의 파이프라인 제어신호(PLC)에 따라 데이터버스(25)를 통하여 입/출력되는 데이터를 일시적으로 저장하는 입/출력데이타버퍼(24)를 포함한다.

도 3b를 참조하면, 어드레스레지스터(11)에는 12비트의 내부어드레스신호(ai0~ai11) 및 그 반전신호(abi0~abi11)가 어드레스버퍼(10)로부터 인가되고, 모드레지스터(16)는 어드레스레지스터(11)로부터 레지스터신호(mrg0~mrg11)가 인가된다. 이때, 셀프리프레쉬로직 및 타이머(17)에는 상기 셀프리프레쉬 요청신호(srefreq)의 주기를 프로그래밍하기 위한 2비트의 레지스터신호(mrg10~mrg11)가 입력된다. 그리고, 상기 모드레지스터(16)는 버스트데이타의 길이에 관한 신호(bl1),(bl2),(bl4),(bl8)와, 버스트 형태에 관한 신호(BT), 컬럼어드레스 스트로브신호(CAS)의 지연시간에 관한 신호(cl1~cl3)와, 상기 메모리셀어레이(22)의 한 셀에 저장된 데이터의 버스트리드(burst read) 및 라이트(write)를 제어하기 위한 신호(brd_swt)를 발생한다. 여기서, 상기 모드레지스터(16)에 저장되는 모드데이타는, 예를 들어 버스트길이, 버스트형태(BT), CAS지연, 기능, 명령코드 그리고 셀프 리프레쉬 주기선택과 같은 필드들로 구성되고, 이 필드들은 어드레스신호(A0~A2),(A3),(A4~A6),(A7),(A8~A9),(A10~A11)에 의하여 각각 프로그래밍된다.

상기 셀프리프레쉬로직 및 타이머(17)는 도 4a에 도시된 바와 같이, 상기 어드레스레지스터(11)로부터의 레지스터신호(mrg0~mrg11)와 주파수분배기(179)로부터의 신호를 디코딩하는 디코딩부(170)를 구비한다.

또한, 상기 셀프리프레쉬로직 및 타이머(17)는 도 1a에 도시된 종래의 해당 회로와 동일하게 구성되는 노아게이트(172), 인버터(173),(174), 지연부(175), 인버터(176),(177), 오실레이터(178), 낸드게이트(180) 그리고 상기 셀프리프레쉬 요청신호(srefreq)를 발생하는 인버터(181)를 구비한다.

상기 디코딩부(170) 및 주파수분배기(179)는 도 1a의 디코딩부(DEC) 및 주파수분배기(FDEV)와 각각 동일하게 구성된다.

또한, 상기 비트라인프리챠지 제어신호 발생부(21)는 도 5a에 도시된 바와 같이, 상기 셀프리프레쉬신호(selfref)를 입력받는 인버터(210)와, 센스앰프를 구동하기 위한 신호(sgd)를 입력받는 인버터(I12)와, 뱅크(bank)내의 특정 블록을 구동하기 위한 신호(bax9A),(wlcb)를 입력받는 낸드게이트(ND6)와, 그 낸드게이트(ND6) 및 상기 인버터(I12)의 출력신호를 입력받는 낸드게이트(ND7')와, 그 낸드게이트(ND7')의 출력신호를 순차적으로 반전시키는 인버터(I13),(I14)를 구비한다. 상기 PMOS트랜지스터(P3)와 NMOS트랜지스터(N5) 사이의 연결노드에서 비트라인프리챠지 제어신호(blp_d)가 발생된다.

도 6a를 참조하면, 상기 비트라인프리챠지 제어신호 발생부(21)에서 발생된 비트라인프리챠지 제어신호(blp_d)는 비트라인의 양 끝단에 연결된 NMOS트랜지스터들을 구동하도록 서브셀어레이의 상하부에 비트라인프리챠지 제어신호(blp_d up),(blp_d down)으로서 인가된다. 그리고, 상기 서브셀어레이의 상하에 구비된 센스앰프에는 비트라인 프리쟈지신호(blp up),(blp down)와, 센스앰프 구동제어신호(sa_ctrl up),(sa_ctrl down)가 인가된다.

상기와 같이 구성되는 본 발명이 적용되는 SDRAM의 동작을 도 3a 내지 도 6b를 참조하여 설명하면 다음과 같다.

먼저, 메모리셀의 리프레쉬주기를 프로그래밍하기 위하여 종래에는 퓨즈를사용하였는데 비하여, 본 발명에서는 모드레지스터(11)의 모드데이타를 설정할 때 사용되지 않는 레지스터신호(mrg10~mrg11)를 이용한다. 즉, 도 4a 및 도 4b에 도시된 바와 같이, 셀프리프레쉬신호(selfref)가 하이레벨일 경우, 인버터(173~174),(176~177)를 거쳐 인가된 신호에 의하여 오실레이터(178)가 동작되어 소정주기의 클럭신호를 발생한다. 주파수분배기(179)는 지연부(175)를 통하여 일정시간 지연된 신호와 오실레이터(178)로부터의 클럭신호를 공급받아 다수의 주기(1128μs),(116μs),(132μs),(164μs)를 갖는 클럭신호들을 디코딩부(170)에 각각 인가한다. 이때, 디코딩부(170)에는 레지스터신호(mrg10~mrg11)도 인가되고, 따라서 디코딩부(170)의 출력신호는 지연부(171), 노아게이트(172), 낸드게이트(180) 그리로 인버터(181)에서 논리연산되어 32μs, 16μs, 64μs 그리고 128μs의 주기를 갖는 셀프리프레쉬 요청신호(srefreq)가 발생된다.

즉, 레지스터신호(mrg10~mrg11)가 각각 하이레벨인 경우 셀프리프레쉬 요청신호(srefreq)는 32μs의 주기를 갖고, 레지스터신호(mrg10~mrg11)가 각각 로우레벨 및 하이레벨인 경우 셀프리프레쉬 요청신호(srefreq)는 16μs의 주기를 가지며, 레지스터신호(mrg10~mrg11)가 각각 하이레벨 및 로우레벨인 경우 셀프리프레쉬 요청신호(srefreq)는 64μs의 주기를 가지며, 레지스터신호(mrg10~mrg11)가 각각 로우레벨인 경우 셀프리프레쉬 요청신호(srefreq)는 128μs의 주기를 갖게 된다.

결과적으로, 본 발명은 레지스터신호(mrg10~mrg11)를 이용하여 셀프리프레쉬 요청신호(srefreq)의 주기를 프로그래밍하기 때문에, 정해진 셀프리프레쉬 사양보다 긴 주기를 사용할 수 있어 셀프리프레쉬모드의 수행시에 소모전류를 감소시킬수 있다. 또한, 본 발명에서는 퓨즈를 사용하지 않기 때문에 레이저로 퓨즈를 절단하는 공정과정이 줄어드는 이점도 있다.

한편. 셀프리프레쉬모드에서는 프리챠지시간이 비교적 중요하지 않으므로, 본 발명은 셀프리프레쉬모드의 수행시에 소모전류를 감소시키기 위하여, 비트라인의 프리챠지시간을 줄이기 위한 보조적인 수단인 비트라인프리챠지 제어신호 발생부(21)를 셀프리프레쉬모드의 수행시에 동작되지 않도록 한다.

즉, 도 5a 및 도 5b를 참조하면, 하이레벨의 셀프리프레쉬신호(selfref)가 인버터(210)에 입력되고, 이때 로우레벨의 신호들(sgd),(bax9A),(wlcb)이 인버터(I12)와 낸드게이트(ND6)에 공급된다. 그러므로, 낸드게이트(ND7')는 하이레벨의 신호를 출력하고, 인버터(I13),(I14)는 로우레벨과 하이레벨의 신호를 각각 발생시킨다. 이때, PMOS트랜지스터(P3)의 게이트에는 하이레벨의 전압이 인가되므로 턴오프되고, NMOS트랜지스터(N5)는 턴온된다.

결과적으로, 비트라인프리챠지 제어신호(blp_d)는 로우레벨을 갖게 되고, 이 로우레벨의 비트라인프리챠지 제어신호(blp_d)가 도 6a에 도시된 바와 같은 비트라인의 양쪽 끝에 구비된 NMOS트랜지스터들이 턴오프되어 인가되므로 비트라인은 프리챠지되지 않게 된다.

한편, 신호들(sgd),(bax9A),(wlcb)이 로우레벨에서 하이레벨로 바뀌더라도 로우레벨의 신호가 인버터(210)로부터 낸드게이트(ND7')에 계속하여 인가되므로, 전술한 동작과 동일한 동작을 통하여 로우레벨의 비트라인프리챠지 제어신호(blp_d)가 발생된다. 그러므로, 비트라인의 양 끝단에 연결된 NMOS트랜지스터들은 턴오프되어 비트라인은 프리챠지되지 않게 된다.

결과적으로, 셀프리프레쉬모드에서는 비트라인프리챠지 제어신호 발생부(21)로부터 로우레벨의 신호가 출력되므로, 해당 비트라인의 프리챠지로 인한 소모전류를 줄일 수 있다.

도 6a 및 도 6b를 참조하면, 비트라인이 프리챠지된 후 또는 셀프리프레쉬모드의 수행시에는 비트라인 프리챠지신호(blp) 및 비트라인프리챠지 제어신호(blp_d)는 로우레벨이 된다. 이때, 로우디코딩신호(px)는 고전압(Vpp)레벨이 되는데, 여기서 로우디코딩신호(px)는 도 3a의 로우프리디코더(13)로부터 출력되는 디코딩신호의 최하위 2비트에 의하여 워드라인을 구동시키기 위한 것이다. 또한, 상기 최하위 2비트의 디코딩신호 이외의 나머지 디코딩신호(subxb)와 신호(xdec01b)는 로우레벨이 된다. 여기서, 신호(xdec01b)는 해당 워드라인이 동작되어 오프된 후 디스에이블되는 시간을 제어하기 위한 것이다. 이어서, 해당 워드라인(wl)에 하이레벨의 신호가 공급되어 비트라인(bl/blb)에는 전원전압(Vdd)레벨의 데이터가 실리게 된다.

이상에서 설명한 바와 같이, 본 발명은 모드레지스터의 세팅시에 사용되지 않는 어드레스를 이용하여 셀프 리프레쉬의 주기를 원하는 주기로 편리하게 프로그래밍할 수 있다.

또한, 본 발명은 칩제조시 정해지는 주기보다 더 긴 셀프리프레쉬 주기를 사용할 수 있기 때문에, 셀프리프레쉬모드에서 소비되는 전류를 감소시킬 수 있고, 비트라인의 프리챠지시간을 줄이기 위한 보조적인 수단인 비트라인프리챠지 제어신호 발생회로가 셀프리프레쉬모드에서 동작하지 않도록 하여 셀프리프레쉬모드에서 소비되는 전류를 감소시킬 수 있다.

또한, 본 발명은 퓨즈를 사용하지 않고 셀프리프레쉬의 주기를 변경할 수 있도록 하여 칩 제조과정에서 레이저로 퓨즈를 커팅하는 공정을 줄일 수 있다.