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一种卫星应答机

阅读:1发布:2021-02-18

专利汇可以提供一种卫星应答机专利检索,专利查询,专利分析的服务。并且本 发明 涉及一种卫星 应答机 ,属于卫星测量控制技术领域。包括接收通道部分、数字处理部分、发射通道部分和 频率 综合器;接收通道部分包括下 混频器 A、 滤波器 和下混频器B;数字处理部分包括模拟数字变换器A/D、数字频率合成器DDS1、数字频率合成器DDS2和FPGA;发射通道部分包括 调制器 ; 频率综合器 包括倍频 锁 相A、倍频锁相B、倍频锁相C、倍频锁相D、移频锁相A、移频锁相B、时钟源选择器和上混频器。本发明数字技术实现相干转发功能和非相干转发功能;提高了发射机 频谱 纯度和 稳定性 ;可以直接切换到外部高稳时钟源,无需经过频率转换,不产生相噪损失,射频相噪特性更好;成本低。,下面是一种卫星应答机专利的具体信息内容。

1.一种卫星应答机,其特征在于:包括接收通道部分、数字处理部分、发射通道部分和频率综合器;
接收通道部分包括下混频器A、滤波器和下混频器B;上行射频信号和从频率综合器中倍频相A发出的本振信号1经过下混频器A的混合形成低频信号,低频信号经过滤波器过滤,经过滤波器过滤的信号和从频率综合器中移频锁相A发出的本振信号2经过下混频器B的混合,形成中频信号输入给数字处理部分;
数字处理部分包括模拟数字变换器A/D、数字频率合成器DDS1、数字频率合成器DDS2和FPGA;模拟数字变换器A/D接收从接收通道部分传递过来的中频信号,对信号进行A/D采样,将中频信号变成数字信号,然后将数字信号输送给FPGA,FPGA对接收到的数字信号进行多普勒跟踪锁定和解调,提取多普勒成分,控制数字频率合成器DDS1和DDS2,分别生成多普勒参考信号1和多普勒参考信号2并分别输送给移频锁相A和移频锁相B;多普勒参考信号1与上行射频信号中的多普勒频率成分相干,完成相干载波捕获与跟踪;FPGA通过数字计算产生多普勒参考信号2;当多普勒参考信号2的频率成分与多普勒参考信号1相干时,并且满足预定的比例k,实现系统要求的收发相干功能;当多普勒参考信号2与多普勒参考信号1不相干时,实现系统要求的收发非相干功能;
发射通道部分包括调制器;调制器接收从频率综合器发送出的本振信号3,对本振信号3用基带数据进行调制,输出下行射频信号;本振信号3是倍频锁相B发出的高频时钟信号和移频锁相B发出的下行多普勒参考信号经过上混频器进行混频后形成的射频信号;
频率综合器包括倍频锁相A、倍频锁相B、倍频锁相C、倍频锁相D、移频锁相A、移频锁相B、时钟源选择器和上混频器;时钟源选择器选择内部温补晶振TCXO时钟和外部超高稳时钟中的一个,将选择到的时钟作为频率综合器的时钟基准;倍频锁相A、倍频锁相B、倍频锁相C、倍频锁相D分别将时钟基准倍频形成高频时钟信号;倍频锁相C将形成的高频时钟信号发送给移频锁相A,移频锁相A将接收到的高频时钟信号和多普勒参考信号1进行移频,形成本振信号2;倍频锁相D将形成的高频时钟信号发送给移频锁相B,移频锁相B将接收到的高频时钟信号和多普勒参考信号2进行移频,形成下行多普勒参考信号。
2.根据权利要求1所述的一种卫星应答机,其特征在于:倍频锁相A包括分频器A、分频器B、鉴相器、压控振荡器环路滤波器;倍频锁相A的输入时钟经过分频器A后得到频率为A的信号;压控振荡器的初始输出信号经过分频器B后得到频率为B的信号,频率为A的信号和频率为B的信号经过鉴相器后生成鉴相误差信号,该误差信号经过环路滤波器进行低通滤波,滤波后的误差信号用于调节压控振荡器的输出频率,该输出频率与输入时钟保持锁定,得到本振信号1。
3.根据权利要求1所述的一种卫星应答机,其特征在于:移频锁相A包括鉴相器、环路滤波器、压控振荡器和下混频器;压控振荡器的初始输出频率与来自倍频锁相C的时钟进行下混频后形成低频信号;该低频信号与来自DDS1的信号一起进入鉴相器;鉴相生成的误差信号经过环路滤波器进行低通滤波,滤波后的误差信号用于调节压控振荡器的输出频率,即本振信号2;本振信号2的频率等于倍频锁相C与DDS1的输出频率之和。

说明书全文

一种卫星应答机

技术领域

[0001] 本发明涉及一种卫星应答机,属于卫星测量控制技术领域。

背景技术

[0002] 我国目前已经开展研制更新的探测器,用于对更遥远的天体进行探测,包括金星、火星、木星等。月球到地球的最远距离约40万公里,而火星到地球的最远距离约4亿公里,距离拓展了1000倍。如此遥远的距离,对星上应答机的灵敏度提出了更高的要求。根据预算,星上应答机的灵敏度需要优于-150dBm。而目前已经飞行的月球卫星CE-1/2上应答机的接收灵敏度只达到了-125dBm。

发明内容

[0003] 本发明的目的是为了克服现有技术的不足,提出一种卫星应答机。
[0004] 本发明的目的是通过以下技术方案实现的。
[0005] 本发明的一种卫星应答机,包括接收通道部分、数字处理部分、发射通道部分和频率综合器;
[0006] 接收通道部分包括下混频器A、滤波器和下混频器B;上行射频信号和从频率综合器中倍频相A发出的本振信号1经过下混频器A的混合形成低频信号,低频信号经过滤波器过滤,经过滤波器过滤的信号和从频率综合器中移频锁相A发出的本振信号2经过下混频器B的混合,形成中频信号输入给数字处理部分;
[0007] 数字处理部分包括模拟数字变换器A/D、数字频率合成器DDS1、数字频率合成器DDS2和FPGA;模拟数字变换器A/D接收从接收通道部分传递过来的中频信号,对信号进行A/D采样,将中频信号变成数字信号,然后将数字信号输送给FPGA,FPGA对接收到的数字信号进行多普勒跟踪锁定和解调,提取多普勒成分,控制数字频率合成器DDS1和DDS2,分别生成多普勒参考信号1和多普勒参考信号2并分别输送给移频锁相A和移频锁相B;多普勒参考信号1与上行射频信号中的多普勒频率成分相干,完成相干载波捕获与跟踪;FPGA通过数字计算产生多普勒参考信号2;当多普勒参考信号2的频率成分与多普勒参考信号1相干时,并且满足预定的比例k,实现系统要求的收发相干功能;当多普勒参考信号2与多普勒参考信号1不相干时,实现系统要求的收发非相干功能;
[0008] 发射通道部分包括调制器;调制器接收从频率综合器发送出的本振信号3,对本振信号3用基带数据进行调制,输出下行射频信号;本振信号3是倍频锁相B发出的高频时钟信号和移频锁相B发出的下行多普勒参考信号经过上混频器进行混频后形成的射频信号;
[0009] 频率综合器包括倍频锁相A、倍频锁相B、倍频锁相C、倍频锁相D、移频锁相A、移频锁相B、时钟源选择器和上混频器;时钟源选择器选择内部温补晶振TCXO时钟和外部超高稳时钟中的一个,将选择到的时钟作为频率综合器的时钟基准;倍频锁相A、倍频锁相B、倍频锁相C、倍频锁相D分别将时钟基准倍频形成高频时钟信号;倍频锁相C将形成的高频时钟信号发送给移频锁相A,移频锁相A将接收到的高频时钟信号和多普勒参考信号1进行移频,形成本振信号2;倍频锁相D将形成的高频时钟信号发送给移频锁相B,移频锁相B将接收到的高频时钟信号和多普勒参考信号2进行移频,形成下行多普勒参考信号。
[0010] 有益效果
[0011] 本发明数字技术实现相干转发功能和非相干转发功能,具有“软件切换”的特性,增强了灵活性;利用数字频率综合技术,产生所需要的工作频点,可以根据任务需求实现不同的射频频点,拓展了功能;提高了发射机频谱纯度和稳定性;可以直接切换到外部高稳时钟源,无需经过频率转换,不产生相噪损失,射频相噪特性更好;成本低。附图说明
[0012] 图1为本发明的卫星应答机的组成示意图;
[0013] 图2为倍频锁相A的组成示意图;
[0014] 图3为倍频锁相C的组成示意图;
[0015] 图4为移频锁相A的组成示意图;
[0016] 图5为倍频锁相B的组成示意图;
[0017] 图6为倍频锁相D的组成示意图;
[0018] 图7为移频锁相B的组成示意图。

具体实施方式

[0019] 下面结合附图和实施例对本发明作进一步说明。
[0020] 实施例
[0021] 以X频段收发应答机为例,系统要求的转发比K=下行射频信号的频率/上行射频信号的频率=880/749;设计上行射频信号的频率为7115.5MHz,则要求下行射频信号的频率为8360MHz,其中8360/7115.5=K。在相干模式下,如果应答机接收到的上行射频信号的频率存在一定的多普勒频偏fd=74.9KHz,则上行射频信号的频率变为7115.5MHz+fd=7115.5749MHz,那么应答机发射的下行射频信号的频率应当随之变为8360.088MHz,始终保持下行射频信号的频率/上行射频信号的频率=K。而在非相干模式下,应答机发射的下行频率应当始终保持为8360MHz。
[0022] 卫星应答机,如图1所示,包括接收通道部分、数字处理部分、发射通道部分和频率综合器;
[0023] 内部时钟源设计TCXO频率设计为100MHz,外部超高稳时钟源频率为10MHz。当参考时钟选择器选择TCXO作为时钟基准时,得到以下设计参数。
[0024] 倍频锁相A输出的本振信号1的频率设计为7000MHz,倍频锁相A的组成示意图如图2所示;倍频锁相A的工作过程为:倍频锁相A的输入时钟来自频率源选择器,频率为100MHz;输入时钟经过软件控制的10分频器,频率降到10MHz;压控振荡器(VCO)的初始输出信号频率在7000MHz,经过700分频器,频率降到10MHz;这两路10MHz信号进入鉴相器(PD),生成鉴相误差信号,经过环路滤波器(Loop Filter)进行低通滤波,滤波后的误差信号用于调节VCO的输出频率;经过这个倍频锁相A电路,使得VCO的输出频率与100MHz时钟保持锁定,即得到7000MHz的本振信号1;
[0025] 倍频锁相C的组成示意图如图3所示;输出时钟频率为90MHz,其工作过程同倍频锁相A。
[0026] 移频锁相A的组成示意图如图4所示;移频锁相A的工作过程为:来自倍频锁相C的频率为90MHz,来自DDS1的频率为10M+fd;VCO的初始输出频率在100MHz,与来自倍频锁相C的90MHz时钟进行下混频后,形成10MHz的低频信号。该低频信号与来自于DDS1的10M+fd信号进入鉴相器(PD),鉴相生成的误差信号经过环路滤波器(Loop Filter)进行低通滤波,滤波后的误差信号用于调节VCO的输出频率。经过移频锁相A电路,使得VCO的输出频率等于倍频锁相C与DDS1的输出频率之和,即得到本振信号2的频率=DDS1的频率+倍频锁相C的频率=100M+fd;
[0027] 接收通道部分包括下混频器A、滤波器和下混频器B;上行射频信号和从频率综合器中倍频锁相A发出的本振信号1经过下混频器A的混合形成低频信号,低频信号经过滤波器过滤,经过滤波器过滤的信号和从频率综合器中移频锁相A发出的本振信号2经过下混频器B的混合,形成中频信号输入给数字处理部分;
[0028] 数字处理部分包括模拟数字变换器A/D、数字频率合成器DDS1、数字频率合成器DDS2和FPGA;模拟数字变换器A/D接收从接收通道部分传递过来的中频信号,对信号进行A/D采样,将中频信号变成数字信号,然后将数字信号输送给FPGA,FPGA对接收到的数字信号进行多普勒跟踪锁定和解调,提取多普勒成分,控制数字频率合成器DDS1和DDS2,分别生成多普勒参考信号1和多普勒参考信号2并分别输送给移频锁相A和移频锁相B;多普勒参考信号1与已接收到的上行射频信号中的多普勒频率成分相干,完成相干载波捕获与跟踪;FPGA通过数字计算产生多普勒参考信号2;
[0029] 多普勒参考信号1的频率为10MHz+fd。其中fd=74.9KHz,则多普勒参考信号1的实际频率为10.0749MHz。
[0030] 在相干模式下,多普勒参考信号2的频率为10MHz+fd*K,其中K=880/749,则多普勒参考信号2的实际频率为10.088MHz。而在非相干模式下,多普勒参考信号2的输出频率固定为10MHz。
[0031] 发射通道部分包括调制器;调制器接收从频率综合器发送出的本振信号3,对本振信号3用基带数据进行调制,输出下行射频信号;本振信号3是倍频锁相B发出的高频时钟信号和移频锁相B发出的下行多普勒参考信号经过上混频器进行混频后形成的射频信号;
[0032] 频率综合器包括倍频锁相A、倍频锁相B、倍频锁相C、倍频锁相D、移频锁相A、移频锁相B、时钟源选择器和上混频器;时钟源选择器选择内部温补晶振TCXO时钟和外部超高稳时钟中的一个,将选择到的时钟作为频率综合器的时钟基准;倍频信号将时钟基准倍频形成高频时钟信号;倍频锁相C将形成的高频时钟信号发送给移频锁相A,移频锁相A将接收到的高频时钟信号和多普勒参考信号1进行移频,形成本振信号2;倍频锁相D将形成的高频时钟信号发送给移频锁相B,移频锁相B将接收到的高频时钟信号和多普勒参考信号2进行移频,形成下行多普勒参考信号;
[0033] 倍频锁相B的输出高倍时钟频率设计为8000MHz,倍频锁相B的组成示意图如图5所示;其工作过程同倍频锁相A;
[0034] 倍频锁相D的输出高倍时钟频率设计为350MHz,倍频锁相D的组成示意图如图6所示;其工作过程同倍频锁相A;
[0035] 移频锁相B的输入频率为来自倍频锁相D的350MHz和来自DDS2的多普勒参考信号2,移频锁相B的组成示意图如图7所示;其工作过程同移频锁相A;
[0036] 而本振信号3的频率为8000MHz与360MHz+fd*K的混频结果,因此本振3的频率为8360MHz+fd*K。在相干模式下,如果fd=74.9KHz,则本振信号3的频率为8360.088MHz。
在非相干模式下,由于DDS2输出的频率固定为10MHz,因此本振信号3的频率为8360MHz。
[0037] 当频率综合器选择100MHz的TCXO作为时钟基准时,倍频锁相A、倍频锁相B、倍频锁相C、倍频锁相D,的工作参数。根据需要,通过软件控制,星上应答机可以随时将时钟源切换到外部10MHz源,同时各个倍频锁相通过软件指令,将其内部的10分频器改为直通(不分频)。这样各个倍频锁相的输出频率不变,但整体频率都与输入的外部10MHz高稳源保持锁相同步。
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