【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ（Phase-Lock
ed Loop）回路に関し、特に構成要素の一部が外部に設けられるＰＬＬ回路の起動時の誤動作を防止する技術に関する。

【０００２】

【従来の技術】従来、例えば情報処理、通信といった分野で使用される基礎技術の１つとしてＰＬＬ回路が知られている。 このＰＬＬ回路は、１つのデバイス内に集積されてメーカーから提供される場合が多いが、種々のアプリケーションに適用するために、ＰＬＬ回路の構成要素の一部をデバイスの外部に接続できるように構成されたＰＬＬ回路も提供されている。

【０００３】図６は、このような従来のＰＬＬ回路がオートスキャン型のチューナーの一部に適用された例を示す。 このＰＬＬ回路は、電圧制御発振器（ＶＣＯ）１０
及びローパスフィルタ（ＬＰＦ）１１がデバイスの外部に設けられ、入力バッファ２０、プログラマブルデバイダ（ＰＤ）２１、位相周波数比較器（Φ／Ｄ）２２、チャージポンプ（ＣＰ）２３、Ｎ値レジスタ２４、基準信号発生器（ＲＥＦ）２５及び中央処理装置（以下、「Ｃ
ＰＵ」と略する）３０がデバイスの内部に設けられている。 なお、ＣＰＵ３０はデバイスの外部に設けられる場合もある。

【０００４】先ず、ＰＬＬ回路の基本的な部分の構成及び動作を説明する。 位相周波数比較器２２は、基準信号発生器２５からの基準信号ｆ _REFとプログラマブルデバイダ２１からの帰還信号ｆ _FBとの位相及び周波数を比較し、これら両信号の誤差を表す増分信号ＵＰ及び減分信号ＤＯＷＮを生成してチャージポンプ２３に供給する。
また、この位相周波数比較器２２は、ＰＬＬ回路がロック状態に入った場合にその旨を表すロック信号ＬＯＣＫ
を生成してＣＰＵ３０に供給する。

【０００５】チャージポンプ２３は、増分信号ＵＰ及び減分信号ＤＯＷＮの各パルス幅に応じた電流パルスを生成し、デバイスの外部に設けられたローパスフィルタ１
１に供給する。 ローパスフィルタ１１は、チャージポンプ２３から供給される電流パルスに応じた電圧を発生し、電圧制御発振器１０に供給する。

【０００６】電圧制御発振器１０は、ローパスフィルタ１１から供給される電圧の大きさに応じた周波数で発振する出力信号ｆ _OUTを生成し、入力バッファ２０を介してプログラマブルデバイダ２１に供給する。 この出力信号ｆ _OUTの発振周波数は、ロック状態では基準信号ｆ _REF
の周波数のＮ倍である。 プログラマブルデバイダ２１
は、出力信号ｆ _OUTを１／Ｎに分周して位相周波数比較器２２に供給する。

【０００７】Ｎ値レジスタ２４は、プログラマブルデバイダ２１の分周比を決めるためのＮ値を記憶する。 このＮ値はＣＰＵ３０からセットされる。 このチューナーでオートスキャンが行われる場合は、ＣＰＵ３０は、上方スキャンする場合は順次増加するＮ値を、下方スキャンする場合は順次減少するＮ値を、所定の時間間隔（サイクル）でＮ値レジスタ２４にセットする。 このＮ値レジスタ２４に記憶されたＮ値はプログラマブルデバイダ２
１に供給される。 これにより、プログラマブルデバイダ２１における分周比が決定される。

【０００８】上記のように構成される従来のＰＬＬ回路は、次のように動作する。 今、プログラマブルデバイダ２１から位相周波数比較器２２に入力される帰還信号ｆ
_FBの位相が基準信号ｆ _REFの位相より遅れていると仮定すると、位相周波数比較器２２は周波数低下分と位相遅れに相当するパルス幅を有する増分信号ＵＰを生成し、
チャージポンプ２３に供給する。 これにより、チャージポンプ２３は増分信号ＵＰに応じた電流を流出する。 その結果、ローパスフィルタ１１で発生される電圧は高くなり、電圧制御発振器１０からの出力信号ｆ _OUTの発振周波数が上昇すると共に、出力信号ｆ _OUTの位相が進んで基準信号ｆ _REFの位相に近づく。

【０００９】一方、帰還信号ｆ _FBの位相が基準信号ｆ
_REFの位相より進んでいる場合は、位相周波数比較器２
２は周波数上昇分と位相進みに相当するパルス幅を有する減分信号ＤＯＷＮを生成し、チャージポンプ２３に供給する。 これにより。 チャージポンプ２３は減分信号Ｄ
ＯＷＮに応じた電流を引き込む。 その結果、ローパスフィルタ１１から出力される電圧が低くなり、電圧制御発振器１０からの出力信号ｆ _OUTの発振周波数が下降すると共に、出力信号ｆ _OUTの位相が遅れて基準信号ｆ _REFの位相に近づく。

【００１０】このように、ＰＬＬ回路では、出力信号ｆ
_OUTの位相及び周波数と基準信号ｆ _{R EF}の位相及び周波数とが常に比較され、基準信号ｆ _REFに対する出力信号ｆ
_OUTの位相遅れ又は位相進みが存在すればそれらを補正するようにフィードバック制御される。 そして、位相遅れ及び位相進みが所定の範囲内に収束したら、ＰＬＬ回路はロック状態に入り、その旨を表すロック信号ＬＯＣ
Ｋを出力する。 このロック状態において、出力信号ｆ
_OUTの位相は基準信号ｆ _REFの位相に合致する。

【００１１】次に、上記ＰＬＬ回路がオートスキャン型のチューナーに適用された場合の動作を説明する。

【００１２】図７は、ＰＬＬ回路が正常に動作する場合、即ち電源投入に応答してデバイス及び電圧制御発振器が略同時に動作を開始する場合の動作を示すタイミングチャートである。 この場合、電圧制御発振器１０は、
図７（Ａ）に示すように、ＣＰＵ３０がＮ値レジスタ２
４にＮ値をセットできる状態になると略同時、或いはそれ以前に発振を開始する。 なお、図７（Ａ）に示した出力信号ｆ _OUTの波形は模式的に示したものであり、実際の出力信号ｆ _OUTの波形は、図示された波形より高い周波数で発振する波形である。

【００１３】電源が投入された後の所定のサイクルで、
図７（Ｂ）に示すように、ＣＰＵ３０がＮ値レジスタ２
４にＮ値として「ｎ」をセットすると、プログラマブルデバイダ２１は、図７（Ｃ）に示すように、電圧制御発振器１０からの出力信号ｆ _{OU T}の発振周波数の１／ｎの周波数で発振する帰還信号ｆ _FBを出力する。

【００１４】今、この帰還信号ｆ _FBの周波数が、図７
（Ｄ）に示す基準信号ｆ _REFの周波数に比べて低い（ハイレベル期間が長い）と仮定すると、位相周波数比較器２２は、図７（Ｅ）に示すように、ハイレベル期間の差に対応するパルス幅を有する増分信号ＵＰを出力する。
この場合、図７（Ｆ）に示すように、減分信号ＤＯＷＮ
は出力されない。 これにより、電圧制御発振器１０の発振周波数は、増分信号ＵＰのパルス幅に相当する分だけ上昇する。 また、この状態では、ＰＬＬ回路はロック状態に入っていないので、図７（Ｇ）に示すように、ロック信号ＬＯＣＫは出力されない。

【００１５】次のサイクルでは、ＣＰＵ３０は、ロック信号ＬＯＣＫが出力されていないことを判断するとＮ値レジスタ２４にＮ値として「ｎ＋１」をセットする。 これにより、プログラマブルデバイダ２１は、図７（Ｃ）
に示すように、電圧制御発振器１０からの出力信号ｆ
_OUTの発振周波数の１／（ｎ＋１）の周波数で発振する帰還信号ｆ _FBを出力する。 この帰還信号ｆ _FBの周波数は、図７（Ｄ）に示す基準信号ｆ _REFの周波数に比べて依然として低い（ハイレベル期間が長い）ので、位相周波数比較器２２は、図７（Ｅ）に示すように、ハイレベル期間の差に相当するパルス幅を有する増分信号ＵＰを出力する。 これにより、電圧制御発振器１０の発振周波数は、増分信号ＵＰのパルス幅に相当する分だけ上昇する。 また、この状態では、ＰＬＬ回路はロック状態に入っていないので、図７（Ｇ）に示すように、ロック信号ＬＯＣＫは出力されない。

【００１６】次のサイクルでは、ＣＰＵ３０は、ロック信号ＬＯＣＫが出力されていないことを判断するとＮ値レジスタ２４にＮ値として「ｎ＋２」をセットする。 これにより、プログラマブルデバイダ２１は、図７（Ｃ）
に示すように、電圧制御発振器１０からの出力信号ｆ
_OUTの発振周波数の１／（ｎ＋２）の周波数で発振する帰還信号ｆ _FBを出力する。 この帰還信号ｆ _FBの周波数は、図７（Ｄ）に示す基準信号ｆ _REFの周波数と略同じになるので、位相周波数比較器２２は、図７（Ｅ）及び図７（Ｆ）に示すように、増分信号ＵＰ及び減分信号Ｄ
ＯＷＮの何れも出力しない。 これにより、位相周波数比較器２２はロック状態に入り、図７（Ｇ）に示すように、ロック信号ＬＯＣＫを出力する。

【００１７】次のサイクルでは、ＣＰＵ３０は、位相周波数比較器２２からロック信号ＬＯＣＫが出力されていることを判断するとＮ値レジスタ２４へのＮ値のセットを行わない。 これにより、Ｎ値レジスタ２４の内容の更新が中止される。 そして、このロック状態で電圧制御発振器１０から出力されている出力信号ｆ _OUTの周波数でチューナーが同調する。

【００１８】

【発明が解決しようとする課題】しかしながら、上述した従来のＰＬＬ回路では、次のような問題を有する。 即ち、電源投入に応答してデバイスは直ちに動作を開始するが、外付けされた電圧制御発振器は遅れて動作を開始する場合がある。 この現象は、複数の周波数帯域のそれぞれに対応する複数の電圧制御発振器を備えたチューナーにおいて、チューニングする周波数帯域の変更に応じて電圧制御発振器が切り替えられる場合にも発生する。

【００１９】この現象が発生した場合に、電圧制御発振器が発振を開始する前に電圧制御発振器の出力線に微小信号、即ちノイズが混入されると、ＰＬＬ回路はこのノイズに感応して動作を開始し動作不可能な状態に陥るという不具合がある。 このＰＬＬ回路が不具合を生じる場合の動作を、図８に示すタイミングチャートを参照しながら説明する。

【００２０】図８（Ａ）は電圧制御発振器１０からの出力信号ｆ _OUTを示す。 この出力信号ｆ _OUTは、ＣＰＵ３０
がＮ値をＮ値レジスタにセットできる状態になると略同時にノイズによって変形し、それより遅れて定常的な発振波形になる。 なお、図８（Ａ）に示したノイズを含む出力信号ｆ _OUTの波形は模式的に示したものであり、実際のノイズ及び出力信号ｆ _OUTの波形は、図示された波形より高い周波数で発振する波形である。 後述する図２
（Ａ）及び図５（Ａ）における出力信号ｆ _{OU T}の波形も上記と同じである。

【００２１】電源が投入された後の所定のサイクルで、
図８（Ｂ）に示すように、ＣＰＵ３０がＮ値レジスタ２
４にＮ値として「ｎ」をセットすると、プログラマブルデバイダ２１は、図８（Ｃ）に示すように、ノイズの周波数の１／ｎの周波数で発振する帰還信号ｆ _FBを出力する。

【００２２】今、この帰還信号ｆ _FBの周波数が、図８
（Ｄ）に示す基準信号ｆ _REFの周波数に比べて高い（ハイレベル期間が短い）と仮定すると、位相周波数比較器２２は、図８（Ｆ）に示すように、ハイレベル期間の差に対応するパルス幅を有する減分信号ＤＯＷＮを出力する。 この場合、図８（Ｅ）に示すように、増分信号ＵＰ
は出力されない。 しかし、電圧制御発振器１０は未だ発振していないので、この減分信号ＤＯＷＮは無視される。 また、この状態では、ＰＬＬ回路はロック状態に入っていないので、図８（Ｇ）に示すように、ロック信号ＬＯＣＫは出力されない。

【００２３】次のサイクルでは、ＣＰＵ３０は、位相周波数比較器２２からロック信号ＬＯＣＫが出力されていないことを判断するとＮ値レジスタ２４にＮ値として「ｎ＋１」をセットする。 しかし、電圧制御発振器１０
からの出力信号ｆ _OUTは変化しないので、図８（Ｃ）に示すように、プログラマブルデバイダ２１から出力される帰還信号ｆ _FBはローレベルのままである。 その結果、
位相周波数比較器２２は、図８（Ｆ）に示すように、基準信号ｆ _REFと同じ波形を有する減分信号ＤＯＷＮを出力する。 しかしながら、電圧制御発振器１０は未だ発振するに至っていないので、減分信号ＤＯＷＮは無視される。 また、この状態では、ＰＬＬ回路はロック状態に入っていないので、図８（Ｇ）に示すように、ロック信号ＬＯＣＫは出力されない。

【００２４】以下同様の動作が繰り返され、電圧制御発振器１０からの出力信号ｆ _OUTが変化しなければ、Ｎ値レジスタ２４の内容は増え続ける。 そして、Ｎ値レジスタ２４の内容がＮ値の最大値を越えるとオーバーフローが発生する。 このオーバーフローが発生すると、その後に電圧制御発振器１０からの出力信号ｆ _OUTが変化してもＰＬＬ回路がロック状態に入ることはないので、このＰＬＬ回路は動作不可能な状態に陥る。 なお、以上はチューナーで周波数の上方にスキャンする場合、即ちＮ値が「ｎ」から増加する例について述べたが、周波数の減少方向にスキャンする場合、即ちＮ値が「ｎ」から減少する場合も、上記と同様の動作によりアンダーフローが発生し、ＰＬＬ回路は動作不可能な状態に陥る。

【００２５】上述したノイズは、通常、入力バッファが感応できないレベルであることが多いが、製造されたデバイス（入力バッファ）の感度が高いと、上述した不具合を生じる。 この不具合を避けるためには感度の許容値を狭く設定する必要があり、デバイスの歩留まりが悪くなるという問題がある。 また、感度が所定の許容値内にあってもノイズの振幅が大きければ、上述した不具合は避けられない。

【００２６】なお、従来のＰＬＬ回路では、電源投入に応答してデバイス及び電圧制御発振器が略同時に立ち上がっても、その後の動作中に何らかの原因で同期はずれが発生することがある。 例えば、ノイズに起因してプログラマブル分周器の内容が変化することにより同期はずれが発生する。 この問題を解消する発明として、例えば特開昭６０−７２３４１号公報は、「ＰＬＬシンセサイザ回路のチャネル設定方式」を開示している。 この発明は、ＰＬＬシンセサイザ回路の同期はずれを検出する検出回路を備え、この同期はずれ検出回路が同期はずれを検出した場合に、分周情報をプログラマブル分周器に再入力することによりリフレッシュ動作を行わせる。 これにより、ノイズに起因して発生する同期はずれが直ちに修復される。

【００２７】また、特開昭５８−４８５３７号公報は、
動作中に電圧制御発振器の発振周波数が何らかの原因でロック動作可能範囲外にはずれた場合に対処できる「Ｐ
ＬＬ回路」を開示している。 このＰＬＬ回路は、アンロック状態になった時に、その旨を表すアンロック信号を発生するためのアンロック信号発生回路を備えている。
このアンロック信号発生回路で発生された信号が、アンロック時間設定回路で設定された時間以上のアンロック状態を示している場合に、制御回路は、ローパスフィルタの信号電圧をロック動作可能範囲に制御するという再引き込み動作を行う。 これにより、電圧制御発振器の発振周波数がロック動作可能範囲内に修復される。

【００２８】しかしながら、これらの公報に開示された技術は、ＰＬＬ回路が既に動作を行っている間で同期はずれが発生した時にそれを修復するものであり、電源投入や電圧制御発振器の切替といったＰＬＬ回路の起動時に発生する不具合に対処するものではない。

【００２９】本発明は、上述した問題を解消するためになされたものであり、その目的は、デバイスの特性及びその外部に接続される構成要素の特性に依存することなく常に正常に起動できるＰＬＬ回路を提供することにある。

【００３０】

【課題を解決するための手段】本発明の第１の態様に係るＰＬＬ回路は、上記目的を達成するために、電圧制御発振器がデバイスの外部に接続されるＰＬＬ回路であって、前記デバイスは、分周比を指定するためのデータを記憶するレジスタと、前記レジスタに記憶されたデータに応じた分周比で前記電圧制御発振器からの信号を分周するプログラマブルデバイダと、一定周波数で発振する基準信号を生成する基準信号発生器と、前記プログラマブルデバイダで分周することにより得られた帰還信号と前記基準信号発生器からの基準信号とに基づき前記電圧制御発振器の発振周波数を決定するための制御信号を生成して出力する制御回路と、電源投入から所定時間の間は前記レジスタに記憶されたデータの更新を停止すると共に前記制御回路に制御信号の生成を停止させ、前記所定時間が経過した後に前記レジスタに記憶されたデータの更新を開始すると共に前記制御回路に制御信号の生成を開始させる処理部、とを備えている。

【００３１】この第１の態様に係るＰＬＬ回路における前記制御回路は、前記処理部からの選択信号に応答して前記プログラマブルデバイダからの帰還信号及び前記基準信号発生器からの基準信号の何れかを選択するスイッチを備え、該スイッチからの信号と前記基準信号発生器からの基準信号とに基づき前記制御信号を生成して出力するように構成できる。 この場合、前記処理部は、電源投入から所定時間の間は前記基準信号を選択するための選択信号を前記スイッチに供給し、前記所定時間が経過した後に前記帰還信号を選択するための選択信号を前記スイッチに供給するように構成できる。

【００３２】また、第１の態様に係るＰＬＬ回路における前記制御回路は、前記プログラマブルデバイダからの帰還信号と前記基準信号発生器からの基準信号との位相及び周波数を比較する位相周波数比較器と、前記位相周波数比較器からの比較結果信号の通過及び通過阻止を、
前記処理部からの選択信号に応答して制御するスイッチ、とを備え、前記スイッチからの信号に基づき前記制御信号を生成して出力するように構成できる。 この場合、前記処理部は、電源投入から所定時間の間は前記位相周波数比較器からの比較結果信号の通過を阻止するための選択信号を前記スイッチに供給し、前記所定時間が経過した後に前記比較結果信号を通過させるための選択信号を前記スイッチに供給するように構成できる。

【００３３】また、本発明の第２の態様に係るＰＬＬ回路は、上記と同様の目的で、電圧制御発振器がデバイスの外部に接続されるＰＬＬ回路であって、前記デバイスは、分周比を指定するためのデータを記憶するレジスタと、前記レジスタに記憶されたデータに応じた分周比で前記電圧制御発振器からの信号を分周するプログラマブルデバイダと、一定周波数で発振する基準信号を生成する基準信号発生器と、前記プログラマブルデバイダで分周することにより得られた帰還信号と前記基準信号発生器からの基準信号とに基づき前記電圧制御発振器の発振周波数を決定するための制御信号を生成して出力する制御回路と、前記プログラマブルデバイダからの帰還信号の周波数と前記基準信号発生器からの基準信号の周波数との差を検出する検出回路と、電源投入に応答して前記レジスタに記憶されたデータの更新を開始し、該電源投入から所定時間が経過した後に前記検出回路の検出結果に応じて前記レジスタの内容を更新する処理部、とを備えている。

【００３４】この第２の態様に係るＰＬＬ回路における前記検出回路は、電源投入から前記所定時間の間に前記プログラマブルデバイダからの帰還信号が変化した回数を計数する第１カウンタと、前記所定時間の間に前記基準信号発生器からの基準信号が変化した回数を計数する第２カウンタと、前記第１カウンタの内容と前記第２カウンタの内容との比較結果を前記差として出力する比較器、とを備えて構成することができる。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態を、図面を参照しながら説明する。 なお、従来の技術の欄で説明した部分と同一又は相当部分には同一符号を付し、説明を簡略化又は省略する。

【００３６】（実施の形態１）本発明の実施の形態１に係るＰＬＬ回路は、位相周波数比較器の前段にスイッチを設けてＰＬＬループの動作を停止させると共に、電源投入から所定時間の間はＮ値のカウントアップを停止するようにしたものである。 図１は、この実施の形態１に係るＰＬＬ回路の構成を示すブロック図である。 このＰ
ＬＬ回路は、従来の技術の欄で説明したＰＬＬ回路（図６参照）のデバイスの内部にスイッチ４０及び４１が更に追加されることによって構成されている。

【００３７】スイッチ４０は、ＣＰＵ３０からの選択信号ＳＥＬに応答して第１端子Ａ又は第２端子Ｂの何れかが共通端子Ｃに接続される切換スイッチで構成されている。 このスイッチ４０は、例えばトランジスタで構成することができる。 このスイッチ４０の第１端子Ａはプログラマブルデバイダ２１の出力端子に接続され、該プログラマブルデバイダ２１から帰還信号ｆ _FBが供給される。 また、第２端子Ｂは基準信号発生器２５の出力端子に接続され、該基準信号発生器２５から基準信号ｆ _REF
が供給される。 また、共通端子Ｃは位相周波数比較器２
２の一方の入力端子に接続され、帰還信号ｆ _FB及び基準信号ｆ _REFの何れかを該位相周波数比較器２２に供給する。

【００３８】スイッチ４１は、ＣＰＵ３０からの選択信号ＳＥＬに応答して第１端子Ｄと第２端子Ｅとの間が開閉される開閉スイッチで構成されている。 このスイッチ４１は、例えばトランジスタで構成することができる。
このスイッチ４１の第１端子Ｄは位相周波数比較器２２
の出力端子に接続され、該位相周波数比較器２２からのロック信号ＬＯＣＫが供給される。 また、第２端子ＥはＣＰＵ３０に接続され、ロック信号ＬＯＣＫをＣＰＵ３
０に供給する。

【００３９】次に、上記のように構成されるＰＬＬ回路の動作を説明する。 電源投入に応答してデバイス及び電圧制御発振器１０が略同時に動作を開始するという正常な場合のＰＬＬ回路の動作は、図７を参照して説明した従来のＰＬＬ回路の動作と同じである。 従って、以下では、電源投入に応答してデバイスが先に立ち上がり、遅れて電圧制御発振器１０が動作を開始する場合であって、電圧制御発振器１０の出力線にノイズが混入するという異常な場合のＰＬＬ回路の動作を、図２に示すタイミングチャートを参照しながら説明する。

【００４０】電源投入直後は、ＣＰＵ３０からの選択信号ＳＥＬによって、スイッチ４０の共通端子Ｃは第２端子Ｂに接続され、スイッチ４１は開放されているものとする。 図２（Ａ）は電圧制御発振器１０からの出力信号ｆ _OUTを示す。 この出力信号ｆ _OUTは、図８（Ａ）に示した出力信号ｆ _OUTと同じである。

【００４１】電源が投入された後の所定のサイクルで、
図２（Ｂ）に示すように、ＣＰＵ３０はＮ値レジスタ２
４にＮ値として「ｎ」をセットする。 これにより、プログラマブルデバイダ２１は、図２（Ｃ）に示すように、
ノイズの周波数の１／ｎの周波数で発振する帰還信号ｆ
_FBを出力する。 しかし、スイッチ４０の共通端子Ｃは第２端子Ｂに接続されているので、このプログラマブルデバイダ２１からの帰還信号ｆ _FBは無視され、代わりに、
基準信号発生器２５からの基準信号ｆ _REFが位相周波数比較器２２に供給される。

【００４２】従って、位相周波数比較器２２は、図２
（Ｅ）及び図２（Ｆ）に示すように、増分信号ＵＰ及び減分信号ＤＯＷＮの何れも出力しない。 この状態では、
電圧制御発振器１０からの出力信号ｆ _OUTが変化しないのでプログラマブルデバイダ２１から帰還信号ｆ _FBは出力されずローレベルのままである。 仮に、電圧制御発振器１０からの出力信号ｆ _OUTが変化するとすれば、プログラマブルデバイダ２１から帰還信号ｆ _FBが出力されるが、増分信号ＵＰ及び減分信号ＤＯＷＮの何れも出力されないため帰還信号ｆ _FBの周波数は変化しない。 また、
位相周波数比較器２２はロック信号ＬＯＣＫを出力するが、スイッチ４１は開放されているので、図２（Ｇ）に示すように、ＣＰＵ３０には供給されない。

【００４３】次のサイクルでは、ＣＰＵ３０は、位相周波数比較器２２からロック信号ＬＯＣＫが出力されていないことを判断して、Ｎ値レジスタ２４にＮ値として「ｎ＋１」をセットするタイミングであることを認識する。 しかし、電源が投入されてから所定時間が経過していないのでＮ値の更新は行われず、Ｎ値レジスタ２４は「ｎ」を保持する。

【００４４】上記所定時間は、種々の電圧制御発振器の立ち上がり時間、つまり電源が投入されてから出力信号ｆ _OUTが出力されるまでの時間の相違を考慮して適宜定めることができる。 この場合、上記所定時間は、最も立ち上がり時間が長い電圧制御発振器に合わせることが好ましい。 なお、上記所定時間は、ユーザがＣＰＵ３０に指示できるように構成できる。 この構成によれば、使用される電圧制御発振器の種類に最も適した時間を設定できる。

【００４５】また、このサイクルでは、電圧制御発振器１０からの出力信号ｆ _OUTは未だ変化しないので、図２
（Ｃ）に示すように、プログラマブルデバイダ２１から出力される帰還信号ｆ _FBはローレベルを維持する。

【００４６】以上の状態で推移して上記所定時間が経過すると、図８（Ｈ）に示すように、ＣＰＵ３０は選択信号ＳＥＬを出力する。 これにより、スイッチ４０の共通端子Ｃは第１端子Ａに接続され、スイッチ４１は閉成される。 この時点では、電圧制御発振器１０は、出力信号ｆ _OUTを発生している。

【００４７】上記スイッチ４０及び４１が切り替えられた時点で、帰還信号ｆ _FBの周波数が、図２（Ｄ）に示す基準信号ｆ _REFの周波数に比べて低い（ハイレベル期間が長い）と仮定すると、位相周波数比較器２２は、図２
（Ｅ）に示すように、ハイレベル期間の差に対応するパルス幅を有する増分信号ＵＰを出力する。 この場合、図２（Ｆ）に示すように、減分信号ＤＯＷＮは出力されない。 これにより、電圧制御発振器１０の発振周波数は、
増分信号ＵＰのパルス幅に相当する分だけ上昇する。 また、この状態では、ＰＬＬ回路はロック状態に入っていないので、図２（Ｇ）に示すように、ロック信号ＬＯＣ
Ｋは出力されない。

【００４８】以後の動作は、従来の技術の欄で説明した動作と同じである。 即ち、ＣＰＵ３０は、位相周波数比較器２２からロック信号ＬＯＣＫが出力されていないことを判断するとＮ値レジスタ２４にＮ値として「ｎ＋
１」をセットする。 これにより、プログラマブルデバイダ２１は、図２（Ｃ）に示すように、電圧制御発振器１
０からの出力信号ｆ _OUTの発振周波数の１／（ｎ＋１）
の周波数で発振する帰還信号ｆ _FBを出力する。 この帰還信号ｆ _FBの周波数は、図２（Ｄ）に示す基準信号ｆ _REF
の周波数に比べて依然として低い（ハイレベル期間が長い）ので、位相周波数比較器２２は、図２（Ｅ）に示すように、ハイレベル期間の差に相当するパルス幅を有する増分信号ＵＰを出力する。 これにより、電圧制御発振器１０の発振周波数は、増分信号ＵＰのパルス幅に相当する分だけ上昇する。 また、この状態では、ＰＬＬ回路はロック状態に入っていないので、図２（Ｇ）に示すように、ロック信号ＬＯＣＫは出力されない。

【００４９】次のサイクルでは、ＣＰＵ３０は、位相周波数比較器２２からロック信号ＬＯＣＫが出力されていないことを判断するとＮ値レジスタ２４にＮ値として「ｎ＋２」をセットする。 これにより、プログラマブルデバイダ２１は、図２（Ｃ）に示すように、電圧制御発振器１０からの出力信号ｆ _OUTの発振周波数の１／（ｎ
＋２）の周波数で発振する帰還信号ｆ _FBを出力する。 この帰還信号ｆ _FBの周波数は、図２（Ｄ）に示す基準信号ｆ _REFの周波数と略同じになるので、位相周波数比較器２２は、図２（Ｅ）及び図２（Ｆ）に示すように、増分信号ＵＰ及び減分信号ＤＯＷＮの何れも出力しない。 これにより、位相周波数比較器２２はロック状態に入り、
図２（Ｇ）に示すように、ロック信号ＬＯＣＫを出力する。

【００５０】次のサイクルでは、ＣＰＵ３０は、位相周波数比較器２２からロック信号ＬＯＣＫが出力されていることを判断するとＮ値レジスタ２４へのＮ値のセットを行わない。 これにより、Ｎ値レジスタ２４の内容の更新が中止される。 そして、このロック状態で電圧制御発振器１０から出力されている出力信号ｆ _OUTの周波数でチューナーが同調する。

【００５１】以上説明したように、この実施の形態１に係るＰＬＬ回路によれば、位相周波数比較器２２の前段にスイッチを設けてＰＬＬループの動作を停止させると共に、所定時間の間はＮ値のカウントアップを停止するようにしたので、電源投入時から上記所定時間が経過するまでに電圧制御発振器の出力線上にノイズが発生しても無視される。 その結果、Ｎ値カウンタの内容がオーバーフロー又はアンダーフローすることもない。

【００５２】（実施の形態２）本発明の実施の形態２に係るＰＬＬ回路は、位相周波数比較器の後段にスイッチを設けてＰＬＬループの動作を停止させると共に、所定時間の間はＮ値のカウントアップを停止するようにしたものである。 図３は、この実施の形態２に係るＰＬＬ回路の構成を示すブロック図である。 このＰＬＬ回路は、
従来の技術の欄で説明したＰＬＬ回路（図６参照）のデバイスの内部にスイッチ５０が更に追加されることによって構成されている。

【００５３】スイッチ５０は、ＣＰＵ３０からの選択信号ＳＥＬに応答して、第１端子Ｆと第２端子Ｇとの間が開閉される第１開閉スイッチ５１及び第１端子Ｈと第２
端子Ｉとの間が開閉される第２開閉スイッチ５２とから構成されている。 このスイッチ５０は、例えばトランジスタで構成することができる。

【００５４】第１開閉スイッチ５１の第１端子Ｆは位相周波数比較器２２の出力端子に接続され、該位相周波数比較器２２からの増分信号ＵＰが供給される。 また、第２端子Ｇはチャージポンプ２３に接続され、増分信号Ｕ
Ｐを該チャージポンプ２３に供給する。 なお、図示は省略してあるが、第１開閉スイッチ５１は、その接点が開放された場合は、第１端子Ｆは第１抵抗Ｒ１を介して接地され、第２端子Ｇは第２抵抗Ｒ２を介して接地されている。

【００５５】同様に、第２開閉スイッチ５２の第１端子Ｈは位相周波数比較器２２の出力端子に接続され、該位相周波数比較器２２からの減分信号ＤＯＷＮが供給される。 また、第２端子Ｉはチャージポンプ２３に接続され、減分信号ＤＯＷＮを該チャージポンプ２３に供給する。 なお、図示は省略してあるが、第２開閉スイッチ５
２は、その接点が開放された場合は、第１端子Ｈは第３
抵抗Ｒ３を介して接地され、第２端子Ｉは第４抵抗Ｒ４
を介して接地されている。

【００５６】次に、上記のように構成されるＰＬＬ回路の動作を説明する。 正常な場合のＰＬＬ回路の動作は、
図７を参照して説明した従来のＰＬＬ回路の動作と同じである。 従って、以下では、異常な場合のＰＬＬ回路の動作を、図２に示すタイミングチャートを参照しながら説明する。

【００５７】電源投入直後は、ＣＰＵ３０からの選択信号ＳＥＬによって、スイッチ５０に含まれる第１及び第２開閉スイッチ５１及び５２は何れも開放されているものとする。 図２（Ａ）は電圧制御発振器１０からの出力信号ｆ _OUTを示す。 この出力信号ｆ _OUTは、図８（Ａ）に示した出力信号ｆ _OUTと同じである。

【００５８】電源が投入された後の所定のサイクルで、
図２（Ｂ）に示すように、ＣＰＵ３０がＮ値レジスタ２
４にＮ値として「ｎ」をセットする。 これにより、プログラマブルデバイダ２１は、ノイズの周波数の１／ｎの周波数で発振する帰還信号ｆ _FBを出力する。 位相周波数比較器２２は、この帰還信号ｆ _FBと基準信号ｆ _REFとに基づいて増分信号ＵＰ及び減分信号ＤＯＷＮの何れかを出力するが、第１開閉スイッチ５１及び第２開閉スイッチ５２の何れもが開放されているのでチャージポンプ２
３に伝達されない。 この時、チャージポンプ２３の２つの入力はローレベルにされている。 従って、チャージポンプ２３から見れば、図２（Ｅ）及び図２（Ｆ）に示すように、増分信号ＵＰ及び減分信号ＤＯＷＮの何れも出力されないことに等しい。

【００５９】この状態では、電圧制御発振器１０からの出力信号ｆ _OUTが変化しないのでプログラマブルデバイダ２１から帰還信号ｆ _FBは出力されない。 仮に、電圧制御発振器１０からの出力信号ｆ _OUTが変化するとすれば、プログラマブルデバイダ２１から帰還信号ｆ _FBが出力されるが、増分信号ＵＰ及び減分信号ＤＯＷＮの何れも出力されないため帰還信号ｆ _FBの周波数は変化しない。 また、位相周波数比較器２２は、ノイズに基づいて発生された帰還信号ｆ _FBの周波数が基準信号ｆ _REFの周波数に一致しなければ、図２（Ｇ）に示すように、ロック信号ＬＯＣＫを出力せず、偶然に一致してロック信号ＬＯＣＫが出力されたとしても、ＣＰＵ３０は所定時間が経過していないことによりこれを無視する。

【００６０】次のサイクルでは、ＣＰＵ３０は、位相周波数比較器２２からロック信号ＬＯＣＫが出力されていないこと及びロック信号ＬＯＣＫが出力されていても所定時間が経過していないことを判断して、Ｎ値レジスタ２４にＮ値として「ｎ＋１」をセットするタイミングであることを認識する。 しかし、電源が投入されてから所定時間が経過していないのでＮ値の更新は行われず、Ｎ
値レジスタ２４は「ｎ」を保持する。 ここで、所定時間は、実施の形態１の場合と同様に定めることができる。

【００６１】また、このサイクルでは、電圧制御発振器１０からの出力信号ｆ _OUTは未だ変化しないので、図２
（Ｃ）に示すように、プログラマブルデバイダ２１から出力される帰還信号ｆ _FBはローレベルを維持する。

【００６２】以上の状態で推移して所定時間が経過すると、図８（Ｈ）に示すように、ＣＰＵ３０は選択信号Ｓ
ＥＬを出力する。 これにより、第１開閉スイッチ５２及び第２開閉スイッチ５２は閉成される。 この時点では、
電圧制御発振器１０は、出力信号ｆ _OUTを発生している。

【００６３】上記スイッチ５０が切り替えられた時点で、帰還信号ｆ _FBの周波数が、図２（Ｄ）に示す基準信号ｆ _REFの周波数に比べて低い（ハイレベル期間が長い）と仮定すると、位相周波数比較器２２は、図２
（Ｅ）に示すように、ハイレベル期間の差に対応するパルス幅を有する増分信号ＵＰを出力する。 この場合、図２（Ｆ）に示すように、減分信号ＤＯＷＮは出力されない。 これにより、電圧制御発振器１０の発振周波数は、
増分信号ＵＰのパルス幅に相当する分だけ上昇する。 また、この時点では、ＰＬＬ回路はロック状態に入っていないので、図２（Ｇ）に示すように、ロック信号ＬＯＣ
Ｋは出力されない。 以後の動作は、従来の技術の欄で説明した動作と同じである。

【００６４】以上説明したように、この実施の形態２に係るＰＬＬ回路によれば、位相周波数比較器２２の後段にスイッチを設けてＰＬＬループの動作を停止させると共に、所定時間の間はＮ値のカウントアップを停止するようにしたので、電源投入時から上記所定時間が経過するまでに電圧制御発振器の出力線上にノイズが発生しても無視される。 その結果、Ｎ値カウンタの内容がオーバーフロー又はアンダーフローすることもない。

【００６５】（実施の形態３）本発明の実施の形態３に係るＰＬＬ回路は、基準信号ｆ _REFの周波数と帰還信号ｆ _FBの周波数との差に基づきＮ値をリセットすることによりＮ値レジスタの内容がオーバーフロー又はアンダーフローしてもＰＬＬ回路を正常に始動できるようにしたものである。

【００６６】このＰＬＬ回路は、従来の技術の欄で説明したＰＬＬ回路（図６参照）のデバイスの内部に、Ｘ２
カウンタ６１、１／２カウンタ６２、ＲＥＦカウンタ６
３、Ｘ２コンパレータ６４及び１／２コンパレータ６５
が更に追加されることによって構成されている。

【００６７】Ｘ２カウンタ６１は、プログラマブルデバイダ２１からの帰還信号ｆ _FBの周波数を２倍した周波数を計数する。 このＸ２カウンタ６１は、帰還信号ｆ _FBの周波数の立ち上がり又は立ち下がり変化を計数するカウンタと、このカウンタの出力を上位方向にシフトするシフタとから構成することができる。 このＸ２カウンタ６
１の出力はＸ２コンパレータ６４に供給される。

【００６８】１／２カウンタ６２は、プログラマブルデバイダ２１からの帰還信号ｆ _FBの周波数を１／２倍した周波数を計数する。 この１／２カウンタ６２は、帰還信号ｆ _FBの周波数の立ち上がり又は立ち下がり変化を計数するカウンタと、このカウンタの出力を下位方向にシフトするシフタとから構成することができる。 この１／２
カウンタ６２の出力は１／２コンパレータ６５に供給される。

【００６９】ＲＥＦカウンタ６３は、基準信号発生器２
５からの基準信号ｆ _REFの周波数を計数する。 このＲＥ
Ｆカウンタ６３の出力はＸ２コンパレータ６４及び１／
２コンパレータ６５に供給される。

【００７０】Ｘ２コンパレータ６４は、Ｘ２カウンタ６
１からのカウント値がＲＥＦカウンタ６３からのカウント値の所定倍以上になったかどうかを表す比較結果信号をＣＰＵ３０に供給する。 また、１／２コンパレータ６
５は、１／２カウンタ６２からのカウント値がＲＥＦカウンタ６３からのカウント値の半分以下になったかどうかを表す比較結果信号をＣＰＵ３０に供給する。

【００７１】次に、上記のように構成されるＰＬＬ回路の動作を説明する。 正常な場合のＰＬＬ回路の動作は、
図７を参照して説明した従来のＰＬＬ回路の動作と同じである。 従って、以下では、異常な場合のＰＬＬ回路の動作を、図５に示すタイミングチャートを参照しながら説明する。

【００７２】図５（Ａ）は電圧制御発振器１０からの出力信号ｆ _OUTを示す。 この出力信号ｆ _OUTは、図８（Ａ）
に示した出力信号ｆ _OUTと同じである。 電源が投入された後の所定のサイクルで、図５（Ｂ）に示すように、Ｃ
ＰＵ３０がＮ値レジスタ２４にＮ値として「ｎ」をセットすると、プログラマブルデバイダ２１は、図５（Ｃ）
に示すように、ノイズの周波数の１／ｎの周波数で発振する帰還信号ｆ _FBを出力する。

【００７３】今、この帰還信号ｆ _FBの周波数が、図５
（Ｄ）に示す基準信号ｆ _REFの周波数に比べて高い（ハイレベル期間が短い）と仮定すると、位相周波数比較器２２は、図５（Ｆ）に示すように、ハイレベル期間の差に対応するパルス幅を有する減分信号ＤＯＷＮを出力する。 この場合、図５（Ｅ）に示すように、増分信号ＵＰ
は出力されない。 しかし、電圧制御発振器１０は未だ発振していないので、この減分信号ＤＯＷＮは無視される。 また、この状態では、ＰＬＬ回路はロック状態に入っていないので、図５（Ｇ）に示すように、ロック信号ＬＯＣＫは出力されない。 また、Ｘ２カウンタ６１は、
帰還信号ｆ _FBの周波数の計数を開始し、ＲＥＦカウンタ６３は、基準信号ｆ _REFの周波数の計数を開始する。

【００７４】次のサイクルでは、ＣＰＵ３０は、位相周波数比較器２２からロック信号ＬＯＣＫが出力されていないことを判断するとＮ値レジスタ２４にＮ値として「ｎ＋１」をセットする。 しかし、電圧制御発振器１０
からの出力信号ｆ _OUTは変化しないので、図５（Ｃ）に示すように、プログラマブルデバイダ２１から出力される帰還信号ｆ _FBはローレベルを維持する。 その結果、位相周波数比較器２２は、図５（Ｆ）に示すように、基準信号ｆ _REFと同じ波形を有する減分信号ＤＯＷＮを出力する。 しかしながら、電圧制御発振器１０は未だ発振するに至っていないので、減分信号ＤＯＷＮは無視される。 また、この状態では、ＰＬＬ回路はロック状態に入っていないので、図５（Ｇ）に示すように、ロック信号ＬＯＣＫは出力されない。 この状態では、帰還信号ｆ _FB
はローレベルであるのでＸ２カウンタ６１の動作は停止され、ＲＥＦカウンタ６３のみが計数を継続する。

【００７５】次のサイクルでは、ＣＰＵ３０は、位相周波数比較器２２からロック信号ＬＯＣＫが出力されていないことを判断して、Ｎ値レジスタ２４にＮ値として「ｎ＋１」をセットする。 この状態においても、電圧制御発振器１０からの出力信号ｆ _OUTは未だ変化しないので、図５（Ｃ）に示すように、プログラマブルデバイダ２１から出力される帰還信号ｆ _FBはローレベルを維持する。 従って、Ｘ２カウンタ６１の動作は停止されたままで、ＲＥＦカウンタ６３のみが計数を継続する。

【００７６】以下同様の動作が繰り返され、所定時間が経過すると、ＣＰＵ３０はＸ２コンパレータ６１からの比較結果信号と、１／２コンパレータ５からの比較結果信号を取り込む。 ここで、所定時間は、実施の形態１の場合と同様に定めることができる。 そして、Ｘ２コンパレータ６４からの比較結果が、Ｘ２カウンタ６１のカウント値がＲＥＦカウンタ６３のカウント値の所定倍以上になったことを表している場合、又は１／２コンパレータ６５からの比較結果が、１／２カウンタ６２のカウント値がＲＥＦカウンタ６３のカウント値の半分以下になったことを表している場合に、ＣＰＵ３０は、図５
（Ｈ）に示すように、Ｎ値レジスタ２４にリセット信号を供給する。 この状態では、電圧制御発振器１０は、出力信号ｆ _OUTを発生している。

【００７７】上記リセット信号が出力された時点で、帰還信号ｆ _FBの周波数が、図５（Ｄ）に示す基準信号ｆ
_REFの周波数に比べて低い（ハイレベル期間が長い）と仮定すると、位相周波数比較器２２は、図５（Ｅ）に示すように、ハイレベル期間の差に対応するパルス幅を有する増分信号ＵＰを出力する。 この場合、図５（Ｆ）に示すように、減分信号ＤＯＷＮは出力されない。 これにより、電圧制御発振器１０の発振周波数は、増分信号Ｕ
Ｐのパルス幅に相当する分だけ上昇する。 また、この時点では、ＰＬＬ回路はロック状態に入っていないので、
図５（Ｇ）に示すように、ロック信号ＬＯＣＫは出力されない。 以後の動作は、従来の技術の欄で説明した動作と同じである。

【００７８】以上説明したように、この実施の形態３に係るＰＬＬ回路によれば、電源投入から所定時間が経過した後において、基準信号ｆ _REFの周波数と帰還信号ｆ
_FBの周波数との差が一定以上であればＮ値レジスタ２４
をリセットするようにしたので、その時点でＮ値レジスタ２４にオーバーフロー又はアンダーフローが発生していてもこれをリセットできる。 従って、ＰＬＬ回路は、
電源投入の後にＮ値がオーバーフロー又はアンダーフローすることに起因して不可能な状態に陥ることがない。

【００７９】

【発明の効果】以上詳述したように、本発明によれば、
デバイスの特性及びその外部に接続される構成要素の特性に依存することなく常に正常に起動できるＰＬＬ回路を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るＰＬＬ回路の構成を示すブロック図である。

【図２】本発明の実施の形態１及び２に係るＰＬＬ回路の動作を説明するためのタイミングチャートである。

【図３】本発明の実施の形態２に係るＰＬＬ回路の構成を示すブロック図である。

【図４】本発明の実施の形態３に係るＰＬＬ回路の構成を示すブロック図である。

【図５】本発明の実施の形態３に係るＰＬＬ回路の動作を説明するためのタイミングチャートである。

【図６】従来のＰＬＬ回路の構成を示すブロック図である。

【図７】従来のＰＬＬ回路の正常な動作を説明するためのタイミングチャートである。

【図８】従来のＰＬＬ回路の異常な動作を説明するためのタイミングチャートである。

【符号の説明】

１０ 電圧制御発振器（ＶＣＯ） １１ ローパスフィルタ（ＬＰＦ） ２０ 入力バッファ ２１ プログラマブルデバイダ（ＰＤ） ２２ 位相周波数比較器（Φ／Ｄ） ２３ チャージポンプ（ＣＰ） ２４ Ｎ値レジスタ ２５ 基準信号発生器（ＲＥＦ） ３０ ＣＰＵ ４０、４１、５０〜５２ スイッチ ６１ Ｘ２カウンタ ６２ １／２カウンタ ６３ ＲＥＦカウンタ ６４ Ｘ２コンパレータ ６５ １／２コンパレータ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 BB04 CC01 CC15 CC24 CC38 CC41 CC53 DD08 DD09 DD32 DD34 DD38 EE08 FF06 GG04 GG18 HH08 HH10 KK28 KK29 PP03 QQ10 RR13 RR14 RR18 RR20 5K020 DD25 GG04 GG09 GG10 GG11 GG12 GG14 JJ01 LL09