专利汇可以提供Pll device专利检索,专利查询,专利分析的服务。并且PROBLEM TO BE SOLVED: To provide a PLL device that has a short lockup time, can easily handle a high-frequency output signal, and is less likely to generates jitters. SOLUTION: This PLL device is provided with a generating means 8, that generates a plurality of reference signals with different phases, a plurality of pairs of two-modulus prescalers 13-23 and variable frequency dividers 14-24, that apply frequency division to the output signal of a voltage-controlled oscillator 16 and provided an output of each feedback signal, and a plurality of phase comparators 9-12, that compare the phases of the reference signals with those of the feedback signals.,下面是Pll device专利的具体信息内容。
【0001】
【発明の属する技術分野】本発明はPLL装置に関する。
【0002】
【従来の技術】従来より、この種の装置は例えば「SA
NYO TECHNICAL REVIEW」、VO
L. 10、NO. 1、FEB. 1978の第32頁の図1に示されている。 この図1によると、基準信号RFを発生する基準発振器と、出力信号FOを分周して帰還信号FVを発生する可変分周器と、帰還信号FVの位相および周波数を、基準信号の位相および周波数と比較し、
誤差信号ERを発生する1個の位相比較器が設けられている。 そして誤差信号ERに応答し制御電圧CVを発生するローパスフィルタと、制御電圧CVに応答し出力信号FOを発生する電圧制御発振器とが設けられている。
【0003】
【発明が解決しようとする課題】しかし、上述の装置は、比較的周波数が高い出力信号FOを扱うFMや短波放送の受信機には適さない第1の欠点が有る。 何故ならば、高周波の出力信号FOが入力される可変分周器は大きい分周比で分周するので、能力が大きいものが要求され、コストが高くなり、動作速度が低下するからである。 更に、上記装置では、基準信号RFの周波数とロック時間との関係は、最適に設計されれば、理論的に、一元的に決定される。 従って、ロック時間を更に短く出来ない第2の欠点が有る。
【0004】これを解消するために本発明者は、位相が異なる複数の基準信号を発生させ、位相比較器および可変分周器を多段に設けた構成を試みた。 しかし、上記構成ではジッタ(設定周波数以外の周波数を持つ出力信号が頻繁に発生する現象)が生ずる第3の欠点が有る。 故に、本発明はこの様な従来の欠点を考慮して、高周波の出力信号を扱い易い、ロック時間が短い、ジッタが発生しにくいPLL装置を提供する。
【0005】
【課題を解決するための手段】上記課題を解決するために、請求項1の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周し各帰還信号を出力する複数対の2モジュラスプリスケラおよび可変分周器と、前記各基準信号と前記各帰還信号を位相比較する複数の位相比較器とを備える。
【0006】請求項2の本発明では、対となる前記2モジュラスプリスケラと前記可変分周器をリセットする。
【0007】請求項3の本発明では、前記出力信号が安定状態に入った時に、前記リセットを行なう。
【0008】
【発明の実施の形態】以下に、図1と図2に従い、本発明の実施の形態に係るPLL装置1を説明する。 図1はPLL装置1のブロック図、図2はPLL装置1に用いられる2モジュラスプリスケラおよび可変分周器のブロック図である。
【0009】これらの図に於て、発振器2は例えば64
0KHZの信号を発振する。 固定分周器3は発振器2に接続され、例えば分周比64にて分周し、10KHZの基準信号FR1を出力するものである。 遅延回路4、
5、6は、基準信号FR1に応答し各々、位相が互いに異なる複数の基準信号FR2、FR3、FR4を発生する。 ゲート7は基準信号FR1を通過または停止させるものである。 これらの部品2〜7により、発生手段8が構成されている。
【0010】より具体的には、基準信号FR1はゲート7を介して、位相比較器9に入力される。 遅延回路4は基準信号FR1を1/4周期だけ遅延させ、それを基準信号FR2として、位相比較器10へ出力する。 そして、遅延回路5は基準信号FR1を1/2周期だけ遅延させ、それを基準信号FR3として、位相比較器11へ出力する。 遅延回路6は、基準信号FR1を3/4周期だけ遅延させ、それを基準信号FR4として、位相比較器12へ出力する。
【0011】対になって接続された2モジュラスプリスケラ13と可変分周器14は、ゲート15を介して、電圧制御発振器16からの出力信号VOを分周し、その分周した信号(帰還信号)FV1を、位相比較器9へ出力する。
【0012】対になって接続された2モジュラスプリスケラ17と可変分周器18は、ゲート19を介して、電圧制御発振器16からの出力信号VOを分周し、その分周した信号(帰還信号)FV2を、位相比較器10へ出力する。
【0013】対になって接続された2モジュラスプリスケラ20と可変分周器21は、ゲート22を介して、電圧制御発振器16からの出力信号VOを分周し、その分周した信号(帰還信号)FV3を、位相比較器11へ出力する。
【0014】対になって接続された2モジュラスプリスケラ23と可変分周器24は、ゲート25を介して、電圧制御発振器16からの出力信号VOを分周し、その分周した信号(帰還信号)FV4を、位相比較器12へ出力する。
【0015】次に、図2に従い、2モジュラスプリスケラ13と、可変分周器14を説明する。 2モジュラスプリスケラ13は、分周比M(Mは正整数であり、上記例ではM=16)又は、分周比M+1(上記例ではM+1
=17)の分周を行う。
【0016】可変分周器14は例えば、第1可変分周器26と第2可変分周器27が接続されたものである。 第1可変分周器26は、スワロカウンタ28と、それに接続された第1一致回路(図示せず)等から構成されている。 第2可変分周器27は、コースカウンタ29と、それに接続された第2一致回路(図示せず)等から構成されている。
【0017】上記構成に於て、1サイクルの分周運転の合計回数は、コースカウンタ29に設定されている回数(分周比)P2であり、このうち、M+1分周(17分周)が行われる回数は、スワロカウンタ28に設定されている回数(分周比)P1である。
【0018】従って、1サイクルの分周比は、(M+
1)×P1+M×(P2−P1)=M×P2+P1となる。 ここで、P2≧P1である。 この様に、2モジュラスプリスケラ13と可変分周器14を用いる構成により、分周数が2種類だけで切り替えられるので、伝搬遅延時間を小さくでき、動作速度が向上する。
【0019】なお、2モジュラスプリスケラ17、2
0、23は、2モジュラスプリスケラ13と同一の構成である。 可変分周器18、21、24は、可変分周器1
4と同一の構成である。
【0020】位相比較器9は、帰還信号FV1の位相および周波数と、基準信号FR1の位相および周波数を比較する。 位相比較器9は上記比較の結果、2個の出力端子(図示せず)に各々、ポンプアップ信号とポンプダウン信号を出力する。 第1検出器(図示せず)はアンドゲート等から成り、ポンプアップ信号とポンプダウン信号のアンドをとり、その信号(検出信号)を制御部30へ出力する。 この第1検出器により、ロック状態が検出される。 チャージポンプ31はポンプアップ信号およびポンプダウン信号が入力され、誤差信号ER1を出力する。
【0021】同様に、位相比較器10は帰還信号FV2
の位相および周波数と、基準信号FR2の位相および周波数を比較する。 位相比較器10は上記比較の結果、ポンプアップ信号とポンプダウン信号を第2検出器(図示せず)へ出力し、第2検出器は上記両信号のアンドをとり、制御部30へ出力する。 チャージポンプ32は上記両信号が入力され、誤差信号ER2を出力する。
【0022】また、位相比較器11は、帰還信号FV3
の位相および周波数と、基準信号FR3の位相および周波数を比較する。 位相比較器11は上記比較の結果、ポンプアップ信号とポンプダウン信号を第3検出器(図示せず)へ出力し、第3検出器は上記両信号のアンドをとり、制御部30へ出力する。 チャージポンプ33は上記両信号が入力され、誤差信号ER3を出力する。
【0023】位相比較器12は、帰還信号FV4の位相および周波数と、基準信号FR4の位相および周波数を比較する。 位相比較器12は上記比較の結果、ポンプアップ信号とポンプダウン信号を第4検出器(図示せず)
へ出力し、第4検出器は上記両信号のアンドをとり、制御部30へ出力する。 チャージポンプ34は上記両信号が入力され、誤差信号ER4を出力する。 この様に、各位相比較器9、10、11、12は、各基準信号FR
1、FR2、FR3、FR4と、各帰還信号FV1、F
V2、FV3、FV4とを位相比較し、その結果として、各誤差信号ER1、ER2、ER3、ER4を出力する。
【0024】ローパスフィルタ35はチャージポンプ3
1、32、33、34からの誤差信号ER1、ER2、
ER3、ER4に応答して、制御電圧CVを電圧制御発振器16へ出力する。 電圧制御発振器16は、上記制御電圧CVに応答して、出力信号VOを発生する。
【0025】ゲート15は電圧制御発振器16の出力側と、2モジュラスプリスケラ13の入力側との間に設けられている。 ゲート19は電圧制御発振器16の出力側と、2モジュラスプリスケラ17の入力側との間に設けられている。 ゲート22は、電圧制御発振器16の出力側と、2モジュラスプリスケラ20の入力側との間に設けられている。 ゲート25は、電圧制御発振器16の出力側と、2モジュラスプリスケラ23の入力側との間に設けられている。
【0026】制御部30は例えばマイコンとゲート制御回路(共に図示せず)等から成る。 ゲート制御回路は、
マイコンからの各信号と、基準信号FR1〜FR4の入力により、制御信号G1、G2、G3、G4を出力するものであり、論理回路から成る。
【0027】制御信号G1は、ゲート15に供給され、
制御信号G2は、ゲート19に供給され、制御信号G3
は、ゲート22に供給され、制御信号G4はゲート25
に供給される。 ゲート制御回路は、本出願人が出願した特願平11−215251号のものと同一であり、本明細書では、上記ゲート制御回路の詳細な説明を省略する。 以上の部品により、このPLL装置1は構成されている。
【0028】次に、図1ないし図3に従い、このPLL
装置1の動作を説明する。 図3はPLL装置1に用いられる各信号のタイミングチャートである。 これらの図に於て使用者が選局キーにて、例えば300KHZの周波数を選択し、スタートキーを押し、300KHZの出力信号VOを出力し、その後、使用者が選局キーにて、例えば68.3MHZの周波数に変更した例を示す。
【0029】最初に300KHZの出力信号VOを出力している時(この時、出力信号VOはロックされている)、第1検出器又は第2検出器又は第3検出器又は第4検出器は検出信号を出力するが、上記信号はワンショットであるので、A1の時点(図3参照)では、Lo信号である。
【0030】次に使用者が選局キーを操作し、300K
HZから68.3MHZに変更したとする。 上記変更に従い、周波数変更コマンドはゲート制御回路へ入力される。 この時、上記コマンドはワンショット型に形成されているので、短時間Hi信号となり、その後Lo信号となる(図3のA2を参照)。
【0031】この時、ゲート制御回路が出力する制御信号G1はHi信号からLo信号に切換わり、切換って所定時間経過するまで、Lo状態に維持される(図3のA
4を参照)。 同様に、リセット信号が出力されてから(図3のA3)、所定時間の間、制御信号G2、G3、
G4はLo状態に維持される(図3のA5、A6、A7
を参照)。 この時、ゲート15、19、22、25は閉じるので、2モジュラスプリスケラ13、17、20、
23へ、出力信号VOは出力されなくなる。 そして、可変分周器14、18、21、24は、カウント動作を停止し、かつカウント値を所定値に設定する。
【0032】また、この時に、誤差信号ER1、ER
2、ER3、ER4はローパスフィルタ35へ出力されない。 この様に、制御部30は、各2モジュラスプリスケラ13、17、20、23および各可変分周器14、
18、21、24が分周動作を開始する前に、リセットする。
【0033】そして、ゲート制御回路により、基準信号FR1の立上り(A8)に応じて、制御信号G1は立上り(A9)、ゲート15は開成を開始し、出力信号VO
は2モジュラスプリスケラ13へ出力される。 そして、
2モジュラスプリスケラ13および可変分周器14はリセット状態にて分周動作を開始する。
【0034】即ち、この時、使用者は選局キーにて、例えば68.3MHZの周波数を選択しているので、制御部30は設定分周比Nとして、N=68.3MHZ/1
0KHZ=6830を計算して求める(基準信号FR1
の周波数が10KHZだから)。
【0035】そして、制御部30は、可変分周器14に対し、設定分周比Nを与える。 即ち制御部30は、第1
可変分周器26に対し、M+1=17分周の個数P1としてP1=30を与え、第2可変分周器27に対し、1
6分周の個数と17分周の個数の合計個数P2として、
P2=425を与える。 その結果、分周比=17×30
+16×(425−30)=6830となり、設定分周比N=6830が得られる。
【0036】この様に、制御部30は、最初に、2モジュラスプリスケラ13をして、M=16分周に設定し、
第1可変分周器26をして、分周比P1=30に設定し、第2可変分周器27をして、分周比P2=425に設定して(これをリセット状態と呼ぶ)、分周動作を開始させる。
【0037】上記分周動作により、位相比較器9は、2
モジュラスプリスケラ13および可変分周器14により分周された出力信号VO、即ち帰還信号FV1と、基準信号FR1とを位相比較し(図3のA16を参照)、チャージポンプ31を介して、誤差信号ER1を出力する。
【0038】同様にして、基準信号FR2の立上り(A
10)に応じて、制御信号G2は立上り(A11)、ゲート19は開成を開始し、出力信号VOは2モジュラスプリスケラ17へ出力され、2モジュラスプリスケラ1
7および可変分周器18はリセット状態にて分周動作を開始する。 また、位相比較器10は2モジュラスプリスケラ17および可変分周器18により分周された出力信号VO、即ち帰還信号FV2と、基準信号FR2とを位相比較し(図3のA17参照)、誤差信号ER2を出力する。
【0039】また、基準信号FR3の立上り(A12)
に応じて、制御信号G3は立上り(A13)、ゲート2
2は開成を形成し、出力信号VOは2モジュラスプリスケラ20および可変分周器21へ出力され、2モジュラスプリスケラ20および可変分周器21はリセット状態にて分周動作を開始する。 また、位相比較器11は、帰還信号FV3と、基準信号FR3とを位相比較し(図3
のA18を参照)、誤差信号ER3を出力する。
【0040】更に、基準信号FR4の立上り(A14)
に応じて、制御信号G4は立上り(A15)、ゲート2
5は開成を形成し、出力信号VOは2モジュラスプリスケラ23および可変分周器24へ出力され、2モジュラスプリスケラ23および可変分周器24はリセット状態にて分周動作を開始する。 また、位相比較器12は帰還信号FV4と、基準信号FR4とを位相比較し(図3のA19を参照)、誤差信号ER4を出力する。
【0041】この様に、制御部30は、各基準信号FR
1〜FR4の位相(例えば立上りA8、A10、A1
2、A14等)に合せて、各2モジュラスプリスケラ1
3、17、20、23および各可変分周器14、18、
21、24の分周動作を開始させる。
【0042】また上述した様に、発生手段8は基準周波数FR(周期TR=1/FR)を持つ基準信号FR1を発生する。 そして、遅延回路4、5、6により、基準信号FR2、FR3、FR4は基準信号FR1に対し、各々、1/4周期(TR/4)ずつ順次遅延して形成されたものである。
【0043】そして、各2モジュラスプリスケラ13、
17、20、23および各可変分周器14、18、2
1、24の分周動作開始は、各基準信号FR1、FR
2、FR3、FR4の位相に合わせられている。 故に、
上記分周動作開始時は、各々、TR/4ずつ順次遅延されたものとなり、各位相比較器9、10、11、12に於ける位相比較タイミングは、各々、略TR/4ずつ遅延されたものとなる。
【0044】この様に、各基準信号FR1〜FR4の位相に合せて、各2モジュラスプリスケラおよび各可変分周器の分周動作を開始させる事により、各位相比較器9
〜12の位相比較タイミングは、略等間隔となり、正確な位相比較ができる。
【0045】また、この様に基準信号FR1〜FR4は各々、位相が異なる(例えば上記説明では、互いにπ/
2ずつ、位相がずれている)ものであり、各基準信号F
R1〜FR4毎に位相比較を行なう。 その結果、基準信号FR1の1周期(TR)の間に、位相比較を複数回(上記説明では、A16、A17、A18、A19の4
回)行なう事となり、従来のロックアップ時間の約1/
4倍に短縮される。
【0046】更に、時間が経過し、上述の位相比較が繰り返されると(図3のA20、A21、A22、A23
を参照)、出力信号VOは、設定周波数に到達する(ロックする)。 この時、位相比較器9、10、11、12
のどれか1つに接続された検出器が、制御部30に対し、検出信号を出力する。 例えば、第1検出器がロックを検出したとする。 マイコンはゲート制御回路に対しロック検出信号を出力する(図3のA24を参照、ロック検出信号はワンショット型である)。
【0047】この様に、各位相比較器9、10、11、
12の出力により、各検出器はロック状態である事を検出する。 即ち、各検出器は出力信号VOが安定状態に入った(安定して、68.3MHZの信号を出力する)事を検出する。
【0048】この時、制御部30は、対となる2モジュラスプリスケラ13および可変分周器14と、2モジュラスプリスケラ17および可変分周器18と、2モジュラスプリスケラ20および可変分周器21と、2モジュラスプリスケラ23および可変分周器24をリセットする。
【0049】即ち、制御部30は、出力信号VOが安定状態に入ったと判定すると、2モジュラスプリスケラ1
3、17、20、23をして、M=16分周に設定する。 そして制御部30は、可変分周器14、18、2
1、24が有する各第1可変分周器26等をして、分周比P1=30に設定する。 制御部30は可変分周器1
4、18、21、24が有する各第2可変分周器27をして、分周比P2=425に設定する。 この様に、制御部30は、出力信号VOが安定状態に入った時点(図3
のA24)に於て、対となる2モジュラスプリスケラおよび可変分周器をリセット状態に設定する。
【0050】そして、基準信号FR1の立上り(A25
a)に応じて、2モジュラスプリスケラ13および可変分周器14は、上記リセット状態にて、出力信号VOを分周する。 位相比較器9は、分周された帰還信号FV1
と、基準信号FR1とを位相比較し(A25)、チャージポンプ31を介して、誤差信号ER1を出力する。
【0051】同様に、基準信号FR2の立上り(A26
a)に応じて、2モジュラスプリスケラ17および可変分周器18は、上記リセット状態にて、出力信号VOを分周する。 位相比較器10は分周された帰還信号FV2
と、基準信号FR2とを位相比較し(A26)、チャージポンプ32を介して、誤差信号ER2を出力する。
【0052】また、基準信号FR3の立上り(A27
a)に応じて、2モジュラスプリスケラ20および可変分周器21は、上記リセット状態にて、出力信号VOを分周する。 位相比較器11は、分周された帰還信号FV
3と、基準信号FR3とを位相比較し(A27)、チャージポンプ33を介して、誤差信号ER3を出力する。
【0053】更に、基準信号FR4の立上り(A28
a)に応じて、2モジュラスプリスケラ23および可変分周器24は、上記リセット状態にて、出力信号VOを分周する。 位相比較器12は、分周された帰還信号FV
4と、基準信号FR4とを位相比較し(A28)、チャージポンプ34を介して、誤差信号ER4を出力する。
【0054】この様にして、A29にて、位相比較し、
誤差信号ER1を出力し、A30にて位相比較し、誤差信号ER2を出力し、上記動作を継続する。
【0055】この様に、位相比較器9、10、11、1
2は例えば4個であり、基準信号FR1の周波数は例えば10KHZである。 故に、各基準信号FR1、FR
2、FR3、FR4の位相差は10KHZ/4=2.5
KHZとなり、等間隔に並ぶ。
【0056】ところが、設定分周比Nは例えば、N=6
830であり、4で割ると、分数となり、整数とならない。 しかし、上述した様に、出力信号VOが安定状態に入った時点(A24)に於て、対となる2モジュラスプリスケラおよび可変分周器をリセット状態に設定する。
【0057】即ち、この時、2モジュラスプリスケラ1
3、17、20、23は最初に16分周するので、4で割り切れる。 従って、上記リセット後は、位相比較器9、10、11、12が各々、位相比較するタイミング(時点)A25、A26、A27、A28、A29、A
30等は等間隔となる。 故に、位相比較が正確となり、
ジッタ(設定周波数以外の周波数を持つ出力信号が頻繁に発生する現象)が発生しにくくなる。
【0058】
【発明の効果】請求項1の本発明では、位相が異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周し各帰還信号を出力する複数対の2モジュラスプリスケラおよび可変分周器と、前記各基準信号と前記各帰還信号を位相比較する複数の位相比較器とを備えた構成とする。 上述の様に、複数対の2モジュラスプリスケラおよび可変分周器により、出力信号を分周するので、可変分周器は比較的小さい分周比で分周すれば良く、能力が小さいもので済み、コストも安い。 また、
2モジュラスプリスケラにより、分周数が2種類だけで切り替えられるので、伝搬遅延時間を小さくでき、動作速度が早い。 以上の理由により、高周波の出力信号を扱い易い。 また、上記構成により、基準信号の1周期の間に、位相比較を複数回行う事となり、ロックアップ時間が早くなる。
【0059】請求項2の本発明では、対となる前記2モジュラスプリスケラと前記可変分周器をリセットする構成とする。 この構成にて、例えば、2モジュラスプリスケラが最初に分周する分周比を、位相比較器の個数に関連づける(例えば整数倍する等)事ができる。 その結果、各位相比較器に入力する各帰還信号の位相差を、各基準信号の位相差に合せて、等間隔に設定する事ができる。
【0060】請求項3の本発明では、前記出力信号が安定状態に入った時に、前記リセットを行なう構成とする。 上記構成により、出力信号が安定状態に入った時に、各位相比較器に入力する各帰還信号の位相差を等間隔に設定でき、位相比較が正確となる。 その結果、ジッタ(設定周波数以外の周波数を持つ出力信号が頻繁に発生する現象)を抑制する事がてきる。
【図1】本発明の実施の形態に係るPLL装置1のブロック図である。
【図2】上記PLL装置1に用いられる2モジュラスプリスケラ13および可変分周器14のブロック図である。
【図3】上記PLL装置1に用いられる各信号のタイミングチャートである。
8 発生手段 9、10、11、12 位相比較器 13、17、20、23 2モジュラスプリスケラ 14、18、21、24 可変分周器 16 電圧制御発振器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀越 勝 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 内山 久嘉 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 Fターム(参考) 5J106 AA04 BB10 CC01 CC30 CC38 CC41 CC52 CC53 CC58 DD09 DD32 EE08 GG09 HH09 KK03 KK25 LL06 PP03 QQ02 QQ07 QQ09 RR18 RR20
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