【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＩＳＤＮと接続する局設備内で、前記ＩＳＤＮからの外部クロックと位相同期した装置内クロックを生成する位相同期装置に関する。

【０００２】

【従来の技術】従来、このような位相同期装置としては、フェーズ・ロック・ループ（以下、単にＰＬＬ）回路が知られているが、このような従来のＰＬＬ回路においては、例えばＩＳＤＮからの外部クロックと、この外部クロックに基づいて生成した装置内クロックの分周クロックとを位相比較することで位相差を検出し、この位相差に基づく周波数制御を行うことで、前記装置内クロックを生成するようにしていた。

【０００３】このような従来のＰＬＬ回路によれば、前記装置内クロックの分周クロックと外部クロックとの位相差に基づいて、前記外部クロックと位相同期した装置内クロックを生成することで、前記外部クロックとの間の位相同期の安定性を重視する構成としていた。

【０００４】また、このような位相同期装置で冗長化構成をとる場合、複数のＰＬＬ回路を並列配置し、これらＰＬＬ回路にて生成した装置内クロックをセレクタで選択することで、この選択した装置内クロックを出力するようにしていた。

【０００５】このような冗長化構成をとった位相同期装置によれば、各ＰＬＬ回路で生成した装置内クロックをセレクタで選択することで、たとえ、いずれかのＰＬＬ
回路に障害が発生したとしても、正常な他のＰＬＬ回路で生成した装置内クロックを獲得することができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従来の位相同期装置によれば、外部クロックとの位相同期を確実にとる安定性を重視したために、ＰＬＬ回路内部のループフィルタに要する時定数を長くしなければならず、ＰＬＬ回路がロックするまでの収束時間が長くなることで追従性が悪くなってしまうといった第１の問題点があった。

【０００７】また、冗長化構成をとった位相同期装置によれば、セレクタで各ＰＬＬ回路にて生成した装置内クロックを選択出力するのであるが、各ＰＬＬ回路には若干のバラツキや伝搬遅延等が発生するため、これら各Ｐ
ＬＬ回路が全く同一の外部クロックを用いて装置内クロックを生成したとしても、各装置内クロック間では位相差が発生してしまうといった第２の問題点があった。

【０００８】本発明は上記第１の問題点に鑑みてなされたものであり、その第１の目的とするところは、外部クロックとの位相同期をとる安定性を確保しながら、その追従性にも優れた位相同期装置を提供することにある。

【０００９】本発明は上記第２の問題点に鑑みてなされたものであり、その第２の目的とするところは、冗長化構成をとったとしても、各ＰＬＬ回路の装置内クロック選択出力によって生じる装置内クロック間の位相差を吸収する位相同期装置を提供することにある。

【００１０】

【課題を解決するための手段】上記第１の目的を達成するために本発明の位相同期装置は、外部クロックに基づいて、前記外部クロックと位相同期した装置内クロックを生成する位相同期装置であって、前記外部クロックと前記装置内クロックの分周クロックとを位相比較することで第１位相差を検出する第１位相比較器と、前記第１
位相差を前記装置内クロックで同期カウント値をカウントする位相補正カウンタと、前記位相補正カウンタの同期カウント値に基づいて前記装置内クロックを分周することで、前記補正分周クロックを生成する位相補正分周器と、前記補正分周クロックと前記装置内クロックの分周クロックとを位相比較することで第２位相差を検出する第２位相比較器と、前記第２位相差に基づいて前記装置内クロックを生成する周波数制御回路とを有するものである。

【００１１】従って、本発明の位相同期装置によれば、
前記第１位相比較器、位相補正カウンタ及び位相補正分周器で装置内クロックの分周クロックの位相が外部クロックの位相に近づけるように、例えば第２位相比較器及び周波数制御回路がロックできる範囲まで位相差を吸収するようにしたので、前記第２位相比較器及び周波数制御回路がロックするまでの収束時間を短縮化することで、その追従性を確保すると共に、前記第２位相比較器及び周波数制御回路でロックできる動作範囲を確保することで、ジッタ成分が非常に少ない等、安定精度の高いシステムクロックを生成することができる。

【００１２】本発明の位相同期装置は、前記周波数制御回路の出力段に、前記装置内クロックの位相を遅延する位相遅延回路を配置するようにしたものである。

【００１３】従って、本発明の位相同期装置によれば、
周波数制御回路の出力段に位相遅延回路を配置するようにしたので、外部クロックと装置内クロックとの位相差を確実に吸収することができる。

【００１４】本発明の位相同期装置は、前記位相遅延回路にて遅延した装置内クロックの位相を監視し、前記装置内クロックと外部クロックとの位相差が所定値未満となるように、前記位相遅延回路による位相遅延を制御する監視部を有するものである。

【００１５】従って、本発明の位相同期装置によれば、
前記位相遅延回路にて遅延した装置内クロックの位相を監視し、前記装置内クロックと外部ロックとの位相差が所定値未満となるように、前記位相遅延回路による位相遅延を制御するようにしたので、外部クロックと装置内クロックとの位相差をより確実に吸収することができる。

【００１６】上記第２の目的を達成するために本発明の位相同期装置は、前記第１位相比較器、前記位相補正カウンタ及び前記位相補正分周器で構成する第１フェーズ・ロック・ループ回路と、前記第２位相比較器及び前記周波数制御回路で構成する第２フェーズ・ロック・ループ回路と、前記第２フェーズ・ロック・ループ回路にて生成した前記装置内クロックの位相を遅延する位相遅延回路とで構成する位相同期回路を複数並列に配置し、各位相同期回路に関わる装置内クロックの位相を監視し、
各装置内クロック間の位相差を補正するように各位相同期回路内の前記位相遅延回路による位相遅延を制御する監視部を設けたものである。

【００１７】従って、本発明の位相同期装置によれば、
第１フェーズ・ロック・ループ回路で追従性を確保し、
第２フェーズ・ロック・ループ回路で安定性を確保すると共に、これら第１フェーズ・ロック・ループ回路及び第２フェーズ・ロック・ループ回路で構成する各位相同期回路からの装置内クロックの位相差を監視し、この位相差を補正するように各位相遅延回路の位相遅延を制御するようにしたので、各ＰＬＬ回路の装置内クロック選択出力によって生じる装置内クロック間の位相差を吸収することができる。

【００１８】また、上記第２の目的を達成するために本発明の位相同期装置は、各外部クロックに基づいて装置内クロックを生成する複数の位相同期回路を有し、各位相同期回路で生成した各装置内クロック間で位相を合わせる位相同期装置であって、各位相同期回路は、外部クロックと装置内クロックの分周クロックとを位相比較することで位相差を検出する位相比較器と、前記位相差に基づいて前記装置内クロックを生成する周波数制御回路と、前記装置内クロックを分周することで、前記分周クロックを生成する分周器と、前記装置内クロックを位相補正すべく同期カウント値をカウントする位相補正カウンタと、前記同期カウント値に基づいて前記装置内クロックを分周することで、位相補正された装置内クロックを生成する位相補正分周器と、他の位相同期回路内の周波数制御回路から基準とする装置内クロックを検出すると、前記位相補正カウンタの同期カウント値をリセットするスイッチ部とを有し、前記位相補正カウンタは、この位相同期回路内のスイッチ部による同期カウント値のリセットに応じて、前記基準とする装置内クロックとの位相を合わせるべく、この位相同期回路内の装置内クロックにおける同期カウント値のカウントを開始するものである。

【００１９】従って、本発明の位相同期装置によれば、
各外部クロック間で周波数差や位相差が生じたとしても、各位相同期回路毎に装置内クロックを生成し、これら装置内クロックの内から基準とする装置内クロックを選択し、この基準とする装置内クロックに位相を合わせるべく、他の装置内クロックの位相を補正するようにしたので、各装置内クロック間の位相差を吸収することができる。

【００２０】

【発明の実施の形態】以下、図面に基づいて本発明の実施の形態に示す位相同期装置について説明する。

【００２１】（実施の形態１）図１は第１の実施の形態に示す位相同期装置内部の概略構成を示すブロック図である。

【００２２】図１に示す位相同期装置１は、外部クロック１００を入力する第１ＰＬＬ回路１０と、この第１Ｐ
ＬＬ回路１０の後段に装置内クロック２００を出力する第２ＰＬＬ回路２０とで構成する。

【００２３】第１ＰＬＬ回路１０は、前記外部クロック１００と前記装置内クロック２００の分周クロック２０
３とを位相比較することで第１位相差を検出する第１位相比較器１１と、前記第１位相差を前記装置内クロック２００で同期カウント値をカウントする位相補正カウンタ１２と、前記位相補正カウンタ１２の同期カウント値に基づいて前記装置内クロック２００を分周することで、前記補正分周クロック２０１を生成する位相補正分周器１３とを有している。

【００２４】第２ＰＬＬ回路２０は、前記位相補正分周器１３からの補正分周クロック２０１と前記装置内クロック２００の分周クロック２０２とを位相比較することで第２位相差を検出する第２位相比較器２１と、この第２位相差に対応した制御電圧を生成するループフィルタ２２と、このループフィルタ２２にて生成した制御電圧に基づいて、前記装置内クロック２００を生成する周波数制御回路（以下、単にＶＣＯと称する）２３と、この装置内クロック２００を分周することで、分周クロック２０２（２０３）を生成し、この分周クロック２０２を第２位相比較器２１の一方の入力に供給すると共に、前記分周クロック２０３を第１位相比較器１１の一方の入力に供給する分周器２４とを有している。

【００２５】次に第１の実施の形態に示す位相同期装置１の動作について説明する。 図２は第１の実施の形態に示す位相同期装置１内部の第１ＰＬＬ回路１０内部の動作を示すタイミング図である。

【００２６】まず、第１の実施の形態に示す位相同期装置１においては、外部クロック１００と装置内クロック２００とに位相差が発生した場合を前提として説明する。

【００２７】図１に示す第１ＰＬＬ回路１０の第１位相比較器１１は、外部クロック１００と、前記分周器２４
からの分周クロック２０３とを位相比較することで第１
位相差を検出する。

【００２８】前記位相補正カウンタ１２は、図２に示すように前記第１位相差（位相進み又は位相遅れ）を、前記第２ＰＬＬ回路２０のＶＣＯ２３からの装置内クロック２００で同期カウント値としてカウントする。

【００２９】例えば第１位相差として、前記分周クロック２０３が外部クロック１００の半周期よりも遅い場合には同期カウント値は少なくなり、前記分周クロック２
０３が外部クロック１００の半周期よりも進んでいる場合には同期カウント値は多くなる。

【００３０】前記位相補正カウンタ１２は、前記第１位相差を装置内クロック２００でカウントし、その同期カウント値を位相補正分周器１３に入力する。 この位相補正分周器１３は、同期カウント値に基づいて、前記ＶＣ
Ｏ２３からの装置内クロック２００を分周することで、
補正分周クロック２０１を生成し、この補正分周クロック２０１を第２位相比較器２１の一方の入力に供給する。

【００３１】このように第１ＰＬＬ回路１０では、分周クロック２０３のフィードバック処理を行って、位相補正カウンタ１２及び位相補正分周器１３で外部クロック１００と位相補正を行うことで、第２ＰＬＬ回路２０がロックできる範囲まで位相差を吸収する。

【００３２】第２ＰＬＬ回路２０の第２位相比較器２１
は、前記補正分周クロック２０１と前記装置内クロック２００の分周クロック２０２とを位相比較することで第２位相差を検出する。

【００３３】前記ループフィルタ２２は、前記第２位相差に基づいて制御電圧を生成し、この制御電圧をＶＣＯ
２３に入力する。 このＶＣＯ２３は、前記制御電圧に応じて装置内クロック２００を生成し、この装置内クロック２００を出力すると共に、この装置内クロック２００
を分周器２４に供給する。

【００３４】尚、前記第２位相差として、補正分周クロック２０１が装置内クロック２００の分周クロック２０
２よりも進んでいれば、装置内クロック２００の位相差を進めるべく、ＶＣＯ２３の発振周波数を上げるような制御電圧をかけ、補正分周クロック２０１が装置内クロック２００の分周クロック２０２よりも遅れていれば、
装置内クロック２００の位相差を遅らすべく、ＶＣＯ２
３の発振周波数を下げるような制御電圧をかける。

【００３５】第１の実施の形態に示す位相同期装置１によれば、前記第１ＰＬＬ回路１０で装置内クロック２０
０の分周クロック２０３の位相が外部クロック１００の位相に近づけるように、第２ＰＬＬ回路２０がロックできる範囲まで位相差を吸収するようにしたので、第２Ｐ
ＬＬ回路２０がロックするまでの収束時間を短縮化することで、その追従性を確保すると共に、前記第２ＰＬＬ
回路２０がロックできる動作範囲を確保することで、ジッタ成分が非常に少ない等、安定精度の高いシステムクロックを生成することができる。

【００３６】また、第１の実施の形態に示す位相同期装置１によれば、アナログ方式のＰＬＬ回路で構成しているので、例えばディジタル方式のＰＬＬ回路で装置内クロックを生成した場合のジッタ成分の吸収といった回路構成を考慮する必要もない。

【００３７】（実施の形態２）次に第２の実施の形態に示す位相同期装置について説明する。 図３が第２の実施の形態に示す位相同期装置の概略構成を示すブロック図である。 尚、図１に示す位相同期装置の構成と重複するものには同一符号を付すと共に、その構成及び動作の説明については省略する。

【００３８】図３に示す位相同期装置２は、冗長化構成を採用しており、第１ＰＬＬ回路１０及び第２ＰＬＬ回路２０で構成する位相同期回路３０（３０Ａ）を並列配置し、各位相同期回路３０（３０Ａ）の後段に、前記第２ＰＬＬ回路２０からの装置内クロック２００の位相を遅延制御する位相遅延回路４０（４０Ａ）を配置するようにした。

【００３９】各位相同期回路３０（３０Ａ）は、全く同一の外部クロック１００を入力し、この外部クロック１
００に基づいて装置内クロック２００（２００Ａ）を生成する。 各位相同期回路３０（３０Ａ）後段の位相遅延回路４０（４０Ａ）は、図４に示すように前記装置内クロック２００（２００Ａ）と外部クロック１００との位相差を補正すべく遅延制御を行うことで、外部クロック１００及び装置内クロック２００（２００Ａ）間の位相差Ｔ２を無くすようにした。

【００４０】第２の実施の形態に示す位相同期装置２によれば、位相同期回路３０（３０Ａ）の出力段に位相遅延回路４０（４０Ａ）を配置するようにしたので、たとえ位相同期回路３０（３０Ａ）の回路バラツキや伝搬遅延等が発生したとしても、外部クロック１００と装置内クロック２００（２００Ａ）との位相差を確実に吸収することができる。

【００４１】（実施の形態３）次に第３の実施の形態に示す位相同期装置について説明する。 図５は第３の実施の形態に示す位相同期装置内部の概略構成を示すブロック図である。

【００４２】図５に示す位相同期装置３は、図３に示す位相同期装置２の構成に加えて、各位相遅延回路４０
（４０Ａ）にて遅延した装置内クロック２００（２００
Ａ）の位相を監視し、各装置内クロック２００（２００
Ａ）間の位相差が所定値未満となるように、前記位相遅延回路４０（４０Ａ）による位相遅延を制御する監視部５０を有するものである。

【００４３】各位相同期回路３０（３０Ａ）は、全く同一の外部クロック１００を入力し、この外部クロック１
００に基づいて装置内クロック２００（２００Ａ）を生成する。

【００４４】各位相同期回路３０（３０Ａ）後段の位相遅延回路４０（４０Ａ）は、図４に示すように前記装置内クロック２００と外部クロック１００との位相差を補正すべく遅延制御を行う。

【００４５】さらに、監視部５０は、各位相遅延回路４
０（４０Ａ）にて遅延制御した装置内クロック２００
（２００Ａ）の位相を監視し、各装置内クロック２００
（２００Ａ）間の位相差が所定値未満となるように、前記位相遅延回路４０（４０Ａ）による位相遅延を制御する。

【００４６】第３の実施の形態に示す位相同期装置３によれば、監視部５０で各位相遅延回路４０（４０Ａ）にて遅延制御した装置内クロック２００（２００Ａ）の位相を監視し、各装置内クロック２００（２００Ａ）間の位相差が所定値未満となるように前記位相遅延回路４０
（４０Ａ）による位相遅延を制御するようにしたので、
前記装置内クロック２００（２００Ａ）間の位相差を吸収することができる。

【００４７】（実施の形態４）次に第４の実施の形態に示す位相同期装置について説明する。 図６は第４の実施の形態に示す位相同期装置内部の概略構成を示すブロック図である。

【００４８】図６に示す位相同期装置４は、冗長化構成を採用しており、第１外部クロック１００ａに基づいて第１装置内クロック２００ａを生成する第１位相同期回路６０ａと、第２外部クロック１００ｂに基づいて第２
装置内クロック２００ｂを生成する第２位相同期回路６
０ｂとを有し、第１装置内クロック２００ａ及び第２装置内クロック２００ｂの位相同期をとる構成としている。

【００４９】前記第１位相同期回路６０ａは、第１外部クロック１００ａに基づいて第１装置内クロック２００
ａを生成する第３ＰＬＬ回路７０ａと、前記第１装置内クロック２００ａを位相補正する第４ＰＬＬ回路８０ａ
と、前記第２位相同期回路６０ｂ側の第２装置内クロック２００ｂ入力に応じて、この第１位相同期回路６０ａ
側の第４ＰＬＬ回路８０ａの同期カウント値をリセットするスイッチ部９０ａとを有している。

【００５０】前記第１位相同期回路６０ａ側の第３ＰＬ
Ｌ回路７０ａは、第１外部クロック１００ａと第１装置内クロック２００ａの分周クロック２０１ａとを位相比較することで第３位相差を検出する位相比較器７１ａ
と、この第３位相差に基づいて制御電圧を生成するループフィルタ７２ａと、この制御電圧に応じて第１装置内クロック２００ａを生成するＶＣＯ７３ａと、この第１
装置内クロック２００ａを分周することで、前記第１装置内クロック２００ａの分周クロック２０１ａを生成する分周器７４ａとを有している。

【００５１】前記第１位相同期回路６０ａ側の第４ＰＬ
Ｌ回路８０ａは、後述する基準とする装置内クロックと第１装置内クロック２００ａとの位相差をカウントする位相補正カウンタ８１ａと、この位相補正カウンタ８１
ａの同期カウント値に基づいて分周することで、位相補正した第１装置内クロック２００ａを生成する位相補正分周器８２ａとを有している。

【００５２】前記第２位相同期回路６０ｂは、第２外部クロック１００ｂに基づいて第２装置内クロック２００
ｂを生成する第３ＰＬＬ回路７０ｂと、前記第２装置内クロック２００ｂを位相補正する第４ＰＬＬ回路８０ｂ
と、前記第１位相同期装置６０ａ側の第１装置内クロック２００ａ入力に応じて、この第２位相同期回路６０ｂ
側の第４ＰＬＬ回路８０ｂの同期カウント値をリセットするスイッチ部９０ｂとを有している。

【００５３】前記第２位相同期回路６０ｂの第３ＰＬＬ
回路７０ｂは、第２外部クロック１００ｂと第２装置内クロック２００ｂの分周クロック２０１ｂとを位相比較することで第３位相差を検出する位相比較器７１ｂと、
この第３位相差に基づいて制御電圧を生成するループフィルタ７２ｂと、この制御電圧に応じて第２装置内クロック２００ｂを生成するＶＣＯ７３ｂと、この第２装置内クロック２００ｂを分周することで、前記第２装置内クロック２００ｂの分周クロック２０１ｂを生成する分周器７４ｂとを有している。

【００５４】前記第２位相同期回路６０ｂの第４ＰＬＬ
回路８０ｂは、後述する基準とする装置内クロックと第２装置内クロック２００ｂとの位相差をカウントする位相補正カウンタ８１ｂと、この位相補正カウンタ８１ｂ
の同期カウント値に基づいて分周することで、位相補正した第２装置内クロック２００ｂを生成する位相補正分周器８２ｂとを有している。

【００５５】次に第４の実施の形態に示す位相同期装置４の動作について説明する。

【００５６】一般的に第１外部クロック１００ａ及び第２外部クロック１００ｂに周波数差及び位相差が発生する場合がある。

【００５７】前記第１位相同期回路６０ａの第３ＰＬＬ
回路７０ａは、第１外部クロック１００ａに基づいてＶ
ＣＯ７３ａで第１装置内クロック２００ａを生成し、この第１装置内クロック２００ａを第４ＰＬＬ回路８０ａ
内部の位相補正カウンタ８１ａに伝送する。

【００５８】また、同様に、前記第２位相同期回路６０
ｂの第３ＰＬＬ回路７０ｂにおいても、第２外部クロック１００ｂに基づいてＶＣＯ７３ａで第２装置内クロック２００ｂを生成し、この第２装置内クロック２００ｂ
を第４ＰＬＬ回路８０ｂ内部の位相補正カウンタ８１ｂ
に伝送する。

【００５９】そして、例えば第１装置内クロック２００
ａの位相を基準とする場合、前記第１位相同期回路６０
ａ側のＶＣＯ７３ａは、前記第１装置内クロック２００
ａを位相補正カウンタ８１ａに伝送すると共に、前記第１装置内クロック２００ａを第２位相同期回路６０ｂ側のスイッチ部９０ｂに入力する。

【００６０】第２位相同期回路６０ｂ側のスイッチ部９
０ｂは、前記第１装置内クロック２００ａの入力に応じて、この第２位相同期回路６０ｂ側の位相補正カウンタ８１ｂの同期カウント値をリセットする。

【００６１】この第２位相同期回路６０ｂ側の位相補正カウンタ８１ｂは、同期カウント値をリセットすることで、前記第１装置内クロック２００ａと第２装置内クロック２００ｂとの位相差を補正すべく同期カウント値のカウントを開始し、この同期カウント値を位相補正分周器８２ｂに伝送する。

【００６２】この第２位相同期回路６０ｂ側の位相補正分周器８２ｂは、この位相補正カウンタ８１ｂからの同期カウント値に基づいて第２装置内クロック２００ｂを分周することで、前記第１装置内クロック２００ａと位相同期した第２装置内クロック２００ａを生成出力する。

【００６３】第４実施の形態に示す位相同期装置４によれば、各外部クロック１００ａ，１００ｂ間で周波数差や位相差が生じたとしても、各位相同期回路６０ａ，６
０ｂ毎に装置内クロック２００ａ，２００ｂを生成し、
これら装置内クロック２００ａ，２００ｂの内から基準とする装置内クロック２００ａ（２００ｂ）を選択し、
この基準とする装置内クロック２００ａ（２００ｂ）に位相を合わせるべく、他の装置内クロック２００ｂ（２
００ａ）の位相を補正するようにしたので、各装置内クロック２００ａ，２００ｂ間の位相差を吸収することができる。

【００６４】また、上記第４の実施の形態に示す位相同期装置４によれば、位相補正カウンタ８１ａ（８１ｂ）
の位相補正を１クロックづつ補正するようにしたので、
スイッチ９０ａ（９０ｂ）にて基準となる装置内クロック２００ａ（２００ｂ）を切り替えたとしても徐々に位相差吸収を行うことができるため、位相のホップが発生することはない。

【００６５】尚、上記実施の形態２乃至４に示す位相同期装置によれば、２個の位相同期回路からなる冗長化構成を例にあげて説明したが、３個以上の位相同期回路からなる冗長化構成にしても同様の効果を奏することは言うまでもない。

【００６６】

【発明の効果】上記のように構成された本発明の位相同期装置によれば、第１位相比較器、位相補正カウンタ及び位相補正分周器で装置内クロックの分周クロックの位相が外部クロックの位相に近づけるように、例えば第２
位相比較器及び周波数制御回路でロックできる範囲まで位相差を吸収するようにしたので、前記第２位相比較器及び周波数制御回路がロックするまでの収束時間を短縮化することで、その追従性を確保すると共に、前記第２
位相比較器及び周波数制御回路でロックできる動作範囲を確保することで、ジッタ成分が非常に少ない等、安定精度の高いシステムクロックを生成することができる。

【００６７】また、本発明の位相同期装置によれば、冗長化構成をとったとしても、各ＰＬＬ回路の装置内クロック選択出力によって生じる装置内クロック間の位相差を吸収することができる。

【図面の簡単な説明】

【図１】本発明における第１の実施の形態に示す位相同期装置内部の概略構成を示すブロック図

【図２】第１の実施の形態に示す位相同期装置の動作を示すタイミング図

【図３】本発明における第２の実施の形態に示す位相同期装置内部の概略構成を示すブロック図

【図４】第２の実施の形態に示す位相同期装置の動作を示すタイミング図

【図５】第３の実施の形態に示す位相同期装置内部の概略構成を示すブロック図

【図６】第４の実施の形態に示す位相同期装置内部の概略構成を示すブロック図

【符号の説明】

１，２，３，４ 位相同期装置 １０ 第１ＰＬＬ回路（第１フェーズ・ロック・ループ回路） １１ 第１位相比較器 １２ 位相補正カウンタ １３ 位相補正分周器 ２０ 第２ＰＬＬ回路（第２フェーズ・ロック・ループ回路） ２１ 第２位相比較器 ２３ ＶＣＯ（周波数制御回路） ３０，３０Ａ 位相同期回路 ４０，４０Ａ 位相遅延回路 ５０ 監視部 ７１ａ，７１ｂ 位相比較器 ７３ａ，７３ｂ ＶＣＯ（周波数制御回路） ８１ａ，８１ｂ 位相補正カウンタ ８２ａ，８２ｂ 位相補正分周器 ９０ａ，９０ｂ スイッチ部 １００ 外部クロック １００ａ 第１外部クロック １００ｂ 第２外部クロック ２００ 装置内クロック ２００ａ 装置内クロック ２００ｂ 装置内クロック ２０１ 補正分周クロック ２０２ 分周クロック ２０３ 分周クロック

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