【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ装置に関する。

【０００２】

【従来の技術】従来、この種の装置は例えば、ＳＡＮＹ
Ｏ ＴＥＣＨＮＩＣＡＬ ＲＥＶＩＥＷ ＶＯＬ． １
０、ＮＯ． １、ＦＥＢ． １９７８の第３２頁に示されている。 この資料によると、電圧制御発振器の出力信号を分周し帰還信号を出力する可変分周器と、帰還信号と基準信号を位相比較し、誤差信号を出力する位相比較器と、誤差信号を制御電圧に変換し、電圧制御発振器へ出力するローパスフィルタとを備えたＰＬＬ装置が示されている。

【０００３】

【発明が解決しようとする課題】しかし、上記装置では、可変分周器の分周比Ｎを小さい値から大きい値へ変更した時に、ロックアップ時間（設定周波数に到達する時間）が長い第１の欠点が有る。 また、特に可変分周器の分周比Ｎが大きい場合、ＰＬＬ装置としての安定性および収束速度が低下する第２の欠点が有る。

【０００４】本発明者は、その原因を究明した。 即ち、
ＰＬＬ装置の全体利得（ループゲイン）Ｋは次式で表わされる。 Ｋ＝（ＫＰ・ＫＶ）／Ｎ、ＫＰとＫＶは各々、
位相比較器と電圧制御発振器の利得である。 上式により、分周比Ｎが大きくなると、全体利得Ｋが低下する。
その結果、ロックアップ時間が長くなる。 また、この時Ｋの値により決定される自然角周波数およびダンピング係数も小さくなり、最適値から外れる。 この様に、ＰＬ
Ｌ装置が最適状態から外れる事により、安定性および収束速度が低下する事が分った。

【０００５】故に、本発明は、この様な従来の欠点を考慮して、可変分周器の分周比Ｎが変化しても、ロックアップ時間が短い、かつ、安定性および収束速度が低下しないＰＬＬ装置を提供する。

【０００６】

【課題を解決するための手段】上記課題を解決するために、請求項１の本発明では、電圧制御発振器の出力信号を分周比Ｎで分周し、帰還信号を出力する可変分周器と、前記帰還信号と基準信号を位相比較する位相比較器と、前記位相比較器の出力により誤差信号を出力するチャージポンプとを備え、前記分周比Ｎに関連する出力により、前記チャージポンプの利得を変更する構成とした。

【０００７】請求項２の本発明では、電圧制御発振器の出力信号を分周比Ｎで分周し、帰還信号を出力する可変分周器と、前記帰還信号と基準信号を位相比較する位相比較器と、前記位相比較器の出力により誤差信号を出力するチャージポンプとを備え前記分周比Ｎに関連する出力により、前記チャージポンプの出力電流を変更する構成とした。

【０００８】請求項３の本発明では、制御部と、ラッチ回路と、ＤＡ変換器とを設け、前記ラッチ回路は前記可変分周器に前記分周比Ｎを出力し、前記制御部は前記ラッチ回路を介して前記ＤＡ変換器へ前記分周比Ｎを出力すると、前記ＤＡ変換器は前記チャージポンプへ、前記分周比Ｎに比例する出力電圧を与える。

【０００９】請求項４の本発明では、前記チャージポンプに、前記出力電圧に関連した電流値にて通電される第１ミラー回路と、前記第１ミラー回路に接続される第１
スイッチング部とを設け、前記位相比較器が前記第１スイッチング部に第１出力信号を与えると、前記第１スイッチング部が閉じ、前記第１ミラー回路の前記電流値が前記チャージポンプの出力電流となるものである。

【００１０】請求項５の本発明では、前記チャージポンプに、第２ミラー回路と、前記第２ミラー回路に接続される第２スイッチング部とを設け、前記位相比較器が前記第２スイッチング部に第２出力信号を与えると、前記第２スイッチング部が閉じ、前記第１ミラー回路の前記電流値が前記チャージポンプの出力電流となるものである。

【００１１】

【発明の実施の形態】以下に、図１の電気回路図に従い、本発明の実施の形態に係るＰＬＬ装置１を説明する。 この図１に於て、電圧制御発振器２は出力信号ＦＯ
を出力する。 可変分周器３に、出力信号ＦＯが入力される。 制御部４は例えばマイクロコンピュータ等からなり、ラッチ回路５に対し、分周比Ｎ（デジタル信号値）
を出力する。 ラッチ回路５は可変分周器３に対し、分周比Ｎ（デジタル値）を出力する。 この様にして、可変分周器３は、電圧制御発振器２からの出力信号ＦＯを分周比Ｎにて分周し、分周した信号（帰還信号ＦＶ）を、位相比較器６へ出力する。

【００１２】基準発振器７は入力側が水晶振動子８に接続され、出力側が位相比較器６に接続されている。 即ち、基準発振器７は、例えば１０ＫＨＺの基準信号ＦＲ
を発生させ、位相比較器６へ出力する。

【００１３】位相比較器６は、帰還信号ＦＶと基準信号ＦＲを位相比較し、その比較結果としての第１出力信号（ポンプダウン信号）ＰＤと第２出力信号（ポンプアップ信号）ＰＵを、チャージポンプ９へ出力する。 チャージポンプ９は、位相比較器６の出力ＰＤ、ＰＵにより、
ローパスフィルタ１０に対し、誤差信号ＥＲを出力する。

【００１４】ローパスフィルタ１０は例えば、抵抗とコンデンサとオペアンプ（共に図示せず）等から成り、誤差信号ＥＲを増幅し、高周波分をカットした制御電圧Ｃ
Ｖとして、電圧制御発振器２へ出力する。 電圧制御発振器２は、制御電圧ＣＶに応じた周波数を持つ出力信号Ｆ
Ｏを、可変分周器３に対して出力する。

【００１５】ＤＡ変換器１１は、ラッチ回路５から送られる分周比Ｎ（デジタル値）を、アナログ値に変換し、
チャージポンプ９に対し、分周比Ｎに比例した出力電圧Ｄを与える。

【００１６】そして、チャージポンプ９は例えば、抵抗Ｒと、トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ
６、Ｑ７等から構成されている。 トランジスタＱ１のコレクタは、抵抗Ｒを介して、ＤＡ変換器１１の出力側に接続され、エミッタは接地され、ベースはトランジスタＱ２のベースに接続されている。 トランジスタＱ１のコレクタとベースはリード線１２を介して接続されている。

【００１７】トランジスタＱ２のエミッタは接地され、
コレクタはトランジスタＱ４のベースに接続されている。 トランジスタＱ３のベースは、Ｑ２のベースに接続され、エミッタは接地され、トランジスタＱ３のベースは、トランジスタＱ７（例えばｎチャネルＭＯＳ ＦＥ
Ｔから成り、以後、第１スイッチング部と呼ぶ）のソースに接続されている。

【００１８】トランジスタＱ４のエミッタは、電源電圧ＶＤＤの供給端子に接続され、 トランジスタＱ４のベースはトランジスタＱ５のベースに接続されている。 トランジスタＱ４のコレクタとベースは、リード線１３を介して接続されている。

【００１９】トランジスタＱ６（例えばｐチャネルＭＯ
Ｓ ＦＥＴから成り、以後、第２スイッチング部と呼ぶ）のドレインは、トランジスタＱ５のベースに接続されている。 第２スイッチング部Ｑ６のゲートは、位相比較器６の第２出力端子１４に接続されている。 第２スイッチング部Ｑ６のソースは第１スイッチング部Ｑ７のドレインに接続されている。

【００２０】上記ソースとドレインの接続点に、出力端子１６の１側が接続され、出力端子１６の他側はローパスフィルタ１０に接続されている。 また、第１スイッチング部Ｑ７のゲートは、位相比較器６の第１出力端子１
５に接続されている。

【００２１】これらの抵抗Ｒと、リード線１２と、トランジスタＱ１、Ｑ２、Ｑ３等により第１ミラー回路１７
が構成され、トランジスタＱ１、Ｑ２、Ｑ３の各コレクタに流れる電流値Ｉは同一に設けられている。 この電流値Ｉは、出力電圧Ｄと、抵抗Ｒと、トランジスタＱ１により定められるものである。 即ち、電流値Ｉは、分周比Ｎに比例する出力電圧Ｄに関連した電流値であり、分周比Ｎが大きくなる程、電流値Ｉも大きくなる。 また、第１スイッチング部Ｑ７は、第１ミラー回路１７に接続されている。

【００２２】同様に、リード線１３と、トランジスタＱ
４、Ｑ５等により、第２ミラー回路１８が構成され、トランジスタＱ４、Ｑ５の各コレクタに流れる電流値Ｉは同一であり、第１ミラー回路１７を流れる電流値と同じである。 第２スイッチング部Ｑ６は、第２ミラー回路１
８に接続されている。 以上の部品により、ＰＬＬ装置１
が構成されている。

【００２３】次に、再び図１に従い、ＰＬＬ装置１の動作を説明する。 まず使用者は、制御部４に接続された周波数設定部（図示せず）に、自分の希望する周波数Ａを設定する。 制御部４は周波数Ａを１０（基準信号ＦＲの周波数が１０ＫＨＺだから）で割った分周比Ｎ（アナログ値）を求める。 制御部４は内蔵するＡＤ変換器により上記アナログ値を分周比Ｎのデータ（ｎビットのデジタル値）に変換する。

【００２４】制御部４はラッチ回路５に対し、分周比Ｎ
のデータを出力し、ＤＡ変換器１１は上記データをＤＡ
変換し、チャージポンプ９に対し、分周比Ｎに比例した出力電圧Ｄを与える。 またラッチ回路５は、可変分周器３に対し、分周比Ｎ（デジタル値）を出力する。

【００２５】可変分周器３は、電圧制御発振器２から出力される出力信号ＦＯを分周比Ｎにて分周し、その分周された信号（帰還信号）ＦＶを、位相比較器６に出力する。 位相比較器６は、基準発振器７から出力される基準信号ＦＲと、帰還信号ＦＶを位相比較する。

【００２６】上述の説明では、ＰＬＬ装置１は立上り状態（出力信号ＦＯの周波数が設定周波数に到達していない）である。 故に、位相比較器６は上記位相比較の結果、第１出力端子１５をして、Ｈｉ信号となる第１出力信号ＰＤ（ポンプダウン信号）を出力する。 また位相比較器６は第２出力端子１４をして、Ｌｏ信号となる第２
出力信号ＰＵ（ポンプアップ信号）を出力する。

【００２７】この様に、第１出力端子１５に接続された第１スイッチング部Ｑ７のゲートは、第１出力信号ＰＤ
（Ｈｉ）が供給されるので、第１スイッチング部Ｑ７は開く（オフする）。 また、第２出力端子１４に接続された第２スイッチング部Ｑ６のゲートは、第２出力信号Ｐ
Ｕ（Ｌｏ）が供給されるので、第２スイッチング部Ｑ６
は閉じる（オンする）。

【００２８】その結果、第１ミラー回路１７を構成するトランジスタＱ１、Ｑ２の各コレクタに、電流Ｉが流れ、第２ミラー回路１８を構成するトランジスタＱ４、
Ｑ５の各コレクタに、同一の電流Ｉが流れる。

【００２９】この時、第１スイッチング部Ｑ７はオフし、第２スイッチング部Ｑ６はオン（閉じ）ているので、上記電流Ｉは、トランジスタＱ５と、第２スイッチング部Ｑ６と、出力端子１６を介して、ローパスフィルタ１０へ流れる。

【００３０】上記内容をまとめる。 位相比較器６が第２
スイッチング部Ｑ６に第２出力信号ＰＵを与えると、第２スイッチング部Ｑ６は閉じる。 そして、第１ミラー回路１７を流れる電流Ｉは、チャージポンプ９の出力電流（誤差信号ＥＲ）として、ローパスフィルタ１０へ吐出される（供給される）。 なお、上述した様に、電流値Ｉ
は、分周比Ｎに比例する出力電圧Ｄに関連した電流値であり、分周比Ｎが大きくなる程、電流値Ｉも大きくなる。

【００３１】この様な位相比較を繰り返すと、ＰＬＬ装置１はロック状態（出力信号ＦＯの周波数が設定周波数に到達する）となる。 そして、出力信号ＦＯの周波数が設定周波数を越えた場合、位相比較器６は、第１出力端子１５をして、Ｌｏ信号となる第１出力信号ＰＤを出力する。 また位相比較器６は第２出力端子１４をして、Ｈ
ｉ信号となる第２出力信号ＰＵを出力する。

【００３２】この様に、第１出力端子１５に接続された第１スイッチング部Ｑ７のゲートは第１出力信号ＰＤ
（Ｌｏ）が供給されるので、第１スイッチング部Ｑ７は閉じる（オンする）。 また、第２出力端子１４に接続された第２スイッチング部Ｑ６のゲートは、第２出力信号ＰＵ（Ｈｉ）が供給されるので、第２スイッチング部Ｑ
６は開く（オフする）。

【００３３】その結果、第１ミラー回路１７を構成するトランジスタＱ１、Ｑ２、Ｑ３の各コレクタに、電流Ｉ
が流れ、第２ミラー回路１８を構成するトランジスタＱ
４のコレクタに、同一の電流Ｉが流れる。

【００３４】この時、第１スイッチング部Ｑ７はオンし、第２スイッチング部Ｑ６はオフしているので、上記電流Ｉは、ローパスフィルタ１０と、出力端子１６と、
第１スイッチング部Ｑ７と、トランジスタＱ３と、接地体（グランド）へと流れる。

【００３５】上記内容をまとめる。 位相比較器６が第１
スイッチング部Ｑ７に第１出力信号ＰＤを与えると、第１スイッチング部Ｑ７は閉じる（オンする）。 そして、
第１ミラー回路１７を流れる電流Ｉは、チャージポンプ９の出力電流（誤差信号ＥＲ）として、ローパスフィルタ１０から吸込まれる。 また、上記電流値Ｉは、分周比Ｎに比例する出力電圧Ｄに関連した電流値であり、分周比Ｎが大きくなる程、電流値Ｉも大きくなる。

【００３６】この様に、位相比較器６が第１出力信号Ｐ
Ｄを出力する時も、第２出力信号ＰＵを出力する時も、
分周比Ｎに関連する出力（例えば、分周比Ｎに比例する出力電圧Ｄ等）により、チャージポンプ９の出力電流（誤差信号ＥＲ）は変更する構成とされている。 即ち、
分周比Ｎが大きくなる程、上記出力電流（電流値Ｉ）は大きくなる様に、構成されている。

【００３７】更に、電流値Ｉが分周比Ｎに比例する様に構成されると、次式が成り立つ。 Ｉ＝Ｃ１・Ｎ（Ｃ１は定数）。 また、従来のチャージポンプの様に、出力電流Ｉ１が分周比Ｎに関連せずに、一定ならば次式が成り立つ。 Ｉ１＝Ｃ２（Ｃ２は定数）。 この時、チャージポンプ９の利得ＫＣは次式から得られる。 ＫＣ＝Ｃ１・Ｎ／
Ｃ２…式（１）。

【００３８】また、ＰＬＬ装置１の全体利得Ｋは次式から得られる。 Ｋ＝ＫＰ・ＫＣ・ＫＶ／Ｎ…式（２）。 ここで、ＫＰ、ＫＶは各々、位相比較器６の利得、電圧制御発振器２の利得である。 式（１）を式（２）に代入すると、次式が得られる。 Ｋ＝ＫＰ・（Ｃ１・Ｎ／Ｃ２）
・ＫＶ／Ｎ＝ＫＰ・Ｃ１・ＫＶ／Ｃ２。

【００３９】つまり、分周比Ｎに比例する様に、チャージポンプ９の利得ＫＣを設ける事により、ＰＬＬ装置１
の全体利得Ｋは分周比Ｎに関連しない一定値となる。

【００４０】更に、電流値Ｉが分周比Ｎに比例しなくても、分周比Ｎに関連する出力（例えば出力電圧Ｄ等）により、電流値Ｉを変更する事ができる。 この様に、分周比Ｎに関連する出力により、チャージポンプ９の利得Ｋ
Ｃを変更する事ができる。

【００４１】その結果、分周比Ｎに関連するチャージポンプ９の利得ＫＣと、可変分周器３の利得１／Ｎを掛算すると、分周比Ｎ分が打ち消し合って、ＰＬＬ装置１の全体利得Ｋは、分周比Ｎに関連しない一定値となる。

【００４２】それ故、可変分周器の分周比Ｎを大きい値へ変更した時も、従来の様に、ＰＬＬ装置の全体利得が低下する事が防止され、ロックアップ時間が早くなる。
また分周比Ｎが変化しても、全体利得は略一定となるので、自然角周波数およびダンピング係数は最適値を維持される。 その結果、ＰＬＬ装置としての、安定性および収束速度が低下する事が防止される。

【００４３】

【発明の効果】上述の様に、請求項１の本発明では、電圧制御発振器の出力信号を分周比Ｎにて分周し、帰還信号を出力する可変分周器と、前記帰還信号と基準信号を位相比較する位相比較器と、前記位相比較器の出力により誤差信号を出力するチャージポンプとを備え、前記分周比Ｎに関連する出力により、前記チャージポンプの利得を変更する構成とする。 この構成により、分周比Ｎに関連するチャージポンプの利得と、可変分周器の利得１
／Ｎを掛算すると、分周比Ｎ分が打ち消し合ってＰＬＬ
装置の全体利得は、分周比Ｎに関連しない一定値となる。 その結果、可変分周器の分周比Ｎを大きい値へ変更した時も、従来の様に、ＰＬＬ装置の全体利得が低下する事が防止され、ロックアップ時間が早くなる。

【００４４】請求項２の本発明では、電圧制御発振器の出力信号を分周比Ｎにて分周し、帰還信号を出力する可変分周器と、前記帰還信号と基準信号を位相比較する位相比較器と、前記位相比較器の出力により誤差信号を出力するチャージポンプとを備え、前記分周比Ｎに関連する出力により、前記チャージポンプの出力電流を変更する構成とする。 この構成により、チャージポンプの出力電流および利得は、分周比Ｎに関連するものとなり、分周比Ｎに関連するチャージポンプの利得と、可変分周器の利得１／Ｎを掛算すると、分周比Ｎ分が打ち消し合って、全体利得が一定となる。 この様に、全体利得が一定となるので、全体利得により定められる自然角周波数およびダンピング係数は最適値を維持される。 その結果、
分周比Ｎが変化する事による、ＰＬＬ装置としての、安定性および収束速度が低下する事が防止される。

【００４５】請求項３の本発明では、制御部と、ラッチ回路と、ＤＡ変換器とを設け、前記ラッチ回路は前記可変分周器に前記分周比Ｎを出力し、前記制御部は前記ラッチ回路を介して前記ＤＡ変換器へ前記分周比Ｎを出力すると、前記ＤＡ変換器は前記チャージポンプへ、前記分周比Ｎに比例する出力電圧を与える構成とする。 この様に、制御部がラッチ回路に与えた分周比Ｎ（デジタル値）は、ＤＡ変換器によりアナログ値に変換されるので、分周比Ｎに正確に比例する出力電圧がチャージポンプに与えられる。

【００４６】請求項４の本発明では、前記チャージポンプに、前記出力電圧に関連した電流値にて通電される第１ミラー回路と、前記第１ミラー回路に接続される第１
スイッチング部とを設け、前記位相比較器が前記第１スイッチング部に第１出力信号を与えると、前記第１スイッチング部が閉じ、前記第１ミラー回路の前記電流値が前記チャージポンプの出力電流となる構成とする。 この様に、第１スイッチング部が閉じた時（例えばポンプダウン信号の出力時）、第１ミラー回路に於て、出力電圧に関連した電流値を生成し、その電流値にて、チャージポンプの出力電流を決定する。 その結果、出力電圧に正確に関連した出力電流が得られ、正確な電流値の制御ができる。

【００４７】請求項５の本発明では、前記チャージポンプに、第２ミラー回路と、前記第２ミラー回路に接続される第２スイッチング部とを設け、前記位相比較器が前記第２スイッチング部に第２出力信号を与えると、前記第２スイッチング部が閉じ、前記第１ミラー回路の前記電流値が前記チャージポンプの出力電流となる構成とする。 この様に、第２スイッチング部が閉じた時（例えばポンプアップ信号の出力時）、第１ミラー回路に於て、
出力電圧に関連した電流値を生成し、その電流値にて、
チャージポンプの出力電流を決定する。 その結果、出力電圧に正確に関連した出力電流が得られ、正確な電流値の制御ができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るＰＬＬ装置１の電気回路図である。

【符号の説明】

２ 電圧制御発振器 ３ 可変分周器 ６ 位相比較器 ９ チャージポンプ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀越 勝 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 内山 久嘉 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5J106 AA04 CC01 CC15 CC24 CC38 CC41 CC53 DD32 DD35 DD42 GG15 HH04 JJ08 KK03 PP03 QQ09 RR12