【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路（Phas
e Locked Loop;位相同期ループ回路）に関し、特に、
位相比較器の比較結果を精度よく電圧に変換するチャージポンプを備えたＰＬＬ回路及び該ＰＬＬ回路を備えたデータ読み出し回路に関する。

【０００２】

【従来の技術】ＰＬＬ回路は、周波数・位相変調信号の復調、周波数変換、搬送波再生やクロック同期及びタイミング抽出等の信号同期等、各種用途に用いられている。 以下、従来のＰＬＬ回路の一例について説明する。
図１０は、従来のＰＬＬ回路の構成の一例を示す図である。 図１０を参照すると、このＰＬＬ回路は、入力される制御電圧に応じた周波数で発振する電圧制御発振器（Voltage Controlled Oscillator；ＶＣＯ）４０′
と、電圧制御発振器４０′の出力信号を分周する分周回路（「分周器」ともいう）５０と、入力信号ＩＮと分周回路５０からの出力信号ＯＵＴを入力して位相を比較し、位相比較結果に対応したパルス幅を有するＵＰ（アップ）信号と、ＤＯＷＮ（ダウン）信号を出力する位相比較器１０と、位相比較器１０から出力されるＵＰ信号、ＤＯＷＮ信号に応じて容量を充電、放電することで、入力信号ＩＮと出力信号ＯＵＴの位相差に応じた電圧を生成するチャージポンプ（ＣＰ）２０′と、チャージポンプ２０′の出力電圧から高周波成分を阻止する低域通過特性を有するフィルタ（ＬＰＦ）よりなるループフィルタ３０′と、を備え、電圧制御発振器４０′はループフィルタ３０′の出力電圧を制御電圧として入力する。

【０００３】図１１は、チャージポンプ２０′と電圧制御発振器４０′の構成を説明するための図である。 図１
１を参照すると、位相比較器１０から出力されるＵＰ信号がアクティブ状態のとき、チャージポンプ２０′において、ＵＰ信号を制御端子に入力とする第１のスイッチ２０２がオンし、高電位電源（ＶＤＤ）と第１のスイッチ２０２の一端との間に接続され、吐出電流（ソース電流）を出力する第１の定電流源２０１からの定電流が、
一端が第１のスイッチ２０２の他端に接続され他端が低電位電源（ＧＮＤ）に接続さている容量２０５に充電され、容量２０５の端子電圧が上がる。 容量２０５の端子電圧は、不図示のループフィルタを介して、電圧制御発振器４０′の正転入力端子（＋）に制御電圧として入力され、容量２０５の端子電圧の上昇を受けて、電圧制御発振器４０′の発振周波数が上昇し、図９に示した位相比較器１０に入力される分周回路５０の出力信号ＯＵＴ
の位相が進み、入力信号ＩＮの位相に接近するように制御される。

【０００４】一方、位相比較器１０から出力されるＤＯ
ＷＮ信号がアクティブ状態のとき、チャージポンプ２
０′において、ＤＯＷＮ信号を制御端子に入力し一端が容量２０５の一端と接続されている第２のスイッチ２０
３がオンし、低電位電源（ＧＮＤ）と第２のスイッチ２
０３の他端との間に接続され、吸込み電流（シンク電流）を出力する第２の定電流源２０４からの定電流により、容量２０５が放電され、容量２０５の端子電圧が低下する。 容量２０５の端子電圧の低下を受けて、電圧制御発振器４０′の発振周波数が下がり、位相比較器１０
に入力される分周回路５０の出力信号ＯＵＴの位相が遅れ、入力信号ＩＮの位相に接近するようにように制御される。

【０００５】このように、図１０に示すＰＬＬ回路においては、位相比較器１０から出力されるＵＰ信号、ＤＯ
ＷＮ信号に応じて容量２０５（図１１参照）の端子電圧が変化し、これにより、分周回路５０からの出力信号Ｏ
ＵＴと入力信号ＩＮとの位相同期制御が行われる。

【０００６】再び図１１を参照すると、電圧制御発振器（ＶＣＯ）４０′は、正転入力端子（＋）が電圧制御発振器４０′の正転入力端子（＋）に接続されており、容量２０５の端子電圧、すなわちループフィルタ３０′の出力端電圧を入力し、反転入力端子（−）には、予め設定された固定電位である基準電圧（Ｖｒｅｆ）が供給されており、正転入力端子（＋）に入力される電圧と基準電圧（Ｖｒｅｆ）との差電圧に対応した電流を出力する電圧電流変換器４１と、電圧電流変換器４１の出力電流を制御電流として入力し、該制御電流に応じた周波数で発振する電流制御発振器４２と、を備えて構成される。

【０００７】図１２は、ＰＬＬ回路におけるチャージポンプ２０′の回路構成の一例を示す図である。 図１２を参照すると、チャージポンプ２０′は、ソースが高電位電源（ＶＤＤ）に接続されたＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３を備え、ＰチャネルＭＯＳ
トランジスタＰＭ２のゲートとドレインが接続されてＰ
チャネルＭＯＳトランジスタＰＭ３のゲートと共通接続され、ＰチャネルＭＯＳトランジスタＰＭ１のゲートには位相比較器１０から出力されるＵＰ信号が入力され、
ＰチャネルＭＯＳトランジスタＰＭ１のドレインは、Ｐ
チャネルＭＯＳトランジスタＰＭ２、ＰＭ３の共通接続されたゲートに接続されている。

【０００８】また、ソースが低電位電源（ＧＮＤ）に接続されたＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ
２、ＮＭ３を備え、ＮチャネルＭＯＳトランジスタＮＭ
２のゲートとドレインが接続されてＮチャネルＭＯＳトランジスタＮＭ３のゲートと共通接続され、ＮチャネルＭＯＳトランジスタＮＭ１のゲートには位相比較器１０
から出力されるＤＯＷＮ信号が入力され、ＮチャネルＭ
ＯＳトランジスタＮＭ１のドレインは、ＮチャネルＭＯ
ＳトランジスタＮＭ２、ＮＭ３の共通接続されたゲートに接続されている。

【０００９】ＰチャネルＭＯＳトランジスタＰＭ２のドレインは、第１の定電流源２１の出力端に接続され、Ｎ
チャネルＭＯＳトランジスタＮＭ２のドレインは第２の定電流源の出力端に接続されており、ＰチャネルＭＯＳ
トランジスタＰＭ２のドレインとＮチャネルＭＯＳトランジスタＮＭ２のドレインとが接続されてループフィルタ３０′の入力端及び電圧制御発振器４０′の正転入力端子（＋）に接続されている。

【００１０】ＰチャネルＭＯＳトランジスタＰＭ２、Ｐ
Ｍ３と、ＮチャネルＭＯＳトランジスタＮＭ２、ＮＭ３
とは、それぞれ、第１のカレントミラー回路２３と第２
のカレントミラー回路２４とを構成しており、第１のカレントミラー回路２３は、ＰチャネルＭＯＳトランジスタＰＭ１がオンのとき（ＵＰ信号がＨｉｇｈレベルのとき）、入力端をなすＰチャネルＭＯＳトランジスタＰＭ
２のドレインに供給される第１の定電流源２１の電流値を折り返して、出力端をなすＰチャネルＭＯＳトランジスタＰＭ３のドレインから出力し、第２のカレントミラー回路２４は、ＮチャネルＭＯＳトランジスタＮＭ１がオンのとき（ＤＯＷＮ信号がＬｏｗレベルのとき）、入力端をなすＮチャネルＭＯＳトランジスタＮＭ２のドレインに供給される第２の定電流源２２の電流値を折り返して、出力端をなすＮチャネルＭＯＳトランジスタＮＭ
３のドレインから出力する。

【００１１】図１２に示す回路構成においては、ループフィルタ３０′は、チャージポンプ２０′から充放電され、端子電圧が、ループフィルタ３０′の出力端電圧をなす容量（コンデンサ）Ｃ ₀を含んでいる。 なお、チャージポンプ２０′からの出力電流により充放電される容量の一端と、電圧制御発振器４０′の正転入力端子（＋）との間に、所望の特性あるいは構成の低域通過フィルタを設けてもよいことは勿論である。

【００１２】位相比較器１０から供給されるＵＰ信号に応答して、チャージポンプ２０′の第１の定電流源２１
からの電流を第１のカレントミラー回路２３で折り返し、出力端が電圧制御発振器４０′の正転入力端子（＋）に接続されているループフィルタ３０′の容量に対して、ＰチャネルＭＯＳトランジスタＰＭ３側から電流Ｐを供給し、位相比較器１０から供給されるＤＯＷＮ
信号に応答して、第２の定電流源２２からの定電流を、
第２カレントミラー回路２４で折り返し、出力端が電圧制御発振器４０′の正転入力端子（＋）に接続されているループフィルタ３０′の容量に対して、ＮチャネルＭ
ＯＳトランジスタＮＭ３からの電流Ｎで放電する構成とされており、電圧制御発振器４０′は、正転入力端子（＋）に印可される端子電圧の上昇、及び下降に応じて、その発振周波数が上昇、及び下降する。

【００１３】入力された制御電圧に応じて発振周波数が上昇又は下降した電圧制御発振器４０′からの出力信号を分周回路５０で分周した出力信号ＯＵＴと入力信号Ｉ
Ｎの位相差を再び位相比較器１０で比較することで、位相比較器１０は、位相比較結果に応じて、ＵＰ信号、Ｄ
ＯＷＮ信号を生成出力する。

【００１４】図１３は、電圧制御発振器４０′の構成の一例を示す図であり、このうち図１３（ａ）は、図１１
に示した電圧電流変換回路４１の構成の一例を示す図である。 図１３（ａ）を参照すると、この電流電圧変換回路は、ソースが共通接続されて基準電流を供給する定電流源Ｉ ₀に接続され、正転入力端子（＋）から入力されるループフィルタ（ＬＰＦ）３０′の出力電圧（Ｖin）
と、反転入力端子（−）に供給されている基準電圧（Ｖ
ref）とをゲートにそれぞれ入力とするＰチャネルＭＯ
ＳトランジスタＰＭ４１、ＰＭ４２と、を備え、ＰチャネルＭＯＳトランジスタＰＭ４１のドレインは低電位電源（ＧＮＤ）に接続され、ＰチャネルＭＯＳトランジスタＰＭ４２のドレインは、ソースがＧＮＤ電位に接続され、ドレインとゲートが接続されたＮチャネルＭＯＳトランジスタＮＭ４１のドレインに接続されており、ゲートがＮチャネルＭＯＳトランジスタＮＭ４１のゲートに共通接続され、ソースがＧＮＤ電位に接続されたＮチャネルＭＯＳトランジスタＮＭ４２のドレインから電流が出力され、ＮチャネルＭＯＳトランジスタＮＭ４１、Ｎ
Ｍ４２は、カレントミラー回路を構成している。 正転入力端子（＋）からの入力電圧（制御電圧）（Ｖin）と基準電圧（Ｖref）の差電圧に対応したドレイン電流がＰ
チャネルＭＯＳトランジスタＰＭ４２から出力されてカレントミラー回路の入力端に入力され、ミラー電流が、
カレントミラー回路の出力端をなすＮチャネルＭＯＳトランジスタＮＭ４２のドレインから、電流制御発振器に対する制御電流Ｉoutとして出力される。

【００１５】正転入力端子（＋）からの入力電圧（Ｖi
n）が基準電圧（Ｖref）と等しいときは、ＰチャネルＭ
ＯＳトランジスタＰＭ４２のドレイン電流は定電流Ｉ ₀
の１／２となり、出力電流ＩoutはＩ ₀ ／２となり、電流制御発振器４０′は発振周波数範囲の中心周波数で発振する。

【００１６】正転入力端子（＋）からの入力電圧（Ｖi
n）が基準電圧（Ｖref）よりも大のときは、ＰチャネルＭＯＳトランジスタＰＭ４１に流れるドレイン電流がＩ
₀ ／２よりも小となり、ＰチャネルＭＯＳトランジスタＰＭ４２に流れるドレイン電流がＩ ₀ ／２よりも大となり、出力電流ＩoutはＩ ₀ ／２よりも大となり、電流制御発振器４０′は発振周波数はその中心周波数よりも高くなる。

【００１７】一方、正転入力端子（＋）からの入力電圧（Ｖin）が基準電圧（Ｖref）よりも小のときは、ＰチャネルＭＯＳトランジスタＰＭ４１に流れるドレイン電流がＩ ₀ ／２よりも大となり、ＰチャネルＭＯＳトランジスタＰＭ４２に流れるドレイン電流はＩ ₀ ／２よりも小となり、出力電流ＩoutはＩ ₀ ／２よりも小となり、電流制御発振器４０′は発振周波数はその中心周波数よりも低くなる。

【００１８】図１３（ｂ）は、電流制御発振器（ＩＣ
Ｏ）４２の構成の一例を示す図である。 図１３（ｂ）を参照すると、電流制御発振器４２は、ソースが高電位電源（ＶＤＤ）に接続されており、ゲートとドレインとが互いに接続されて、制御電流入力端に接続されているＰ
チャネルＭＯＳトランジスタＰＭ４３と、出力端を入力端に帰還入力した奇数段（図では３段）のインバータ３
０１、３０２、３０３よりなるリングオシレータと、リングオシレータの最終段のインバータ３０３の差動電圧出力を受けて出力信号（ＩＣＯ出力）を出力する電圧比較器３０４と、を備えて構成されている。

【００１９】図１３（ｃ）は、電流制御発振回路（ＩＣ
Ｏ）４２のリングオシレータを構成するインバータの回路構成の一例を示す図である。 図１３（ｃ）を参照すると、各インバータは、ソースが電源に接続され、ゲートがＧ端子に接続され定電流源として作用するＰチャネルＭＯＳトランジスタＰＭ４４と、ソースが共通接続されてＰチャネルＭＯＳトランジスタＰＭ４３のドレインに接続され、ゲートが差動入力端子Ｉ１、Ｉ２に接続され、ドレインが負荷抵抗Ｒ１、Ｒ２を介してＧＮＤ電位に接続されるとともに差動出力端子Ｏ１、Ｏ２に接続されてなるＰチャネルＭＯＳトランジスタＰＭ４５、ＰＭ
４６と、を備えて構成される差動増幅回路よりなる。 インバータのＧ端子はＰチャネルＭＯＳトランジスタＰＭ
４３のゲートに共通接続される。 すなわち、入力制御電流をＰチャネルＭＯＳトランジスタＰＭ４３で電圧に変換し、該電圧に基づきインバータ３０１〜３０３の差動増幅回路の定電流源の電流値を可変させることで、インバータ１段あたりの遅延時間を可変させ、発振周波数を可変させ、インバータ３０３からの差動出力を差動入力する電圧比較器３０４の出力端から発振出力を出力する。 入力制御電流Ｉ _inが増大すると、インバータのＧ端子の電位が下がり、インバータの差動対の定電流源をなすＰチャネルＭＯＳトランジスタＰＭ４４に流れる電流が増大し、インバータの反転動作が高速化し、これによりリングオシレータの発振周波数が上がり、一方、入力制御電流Ｉ _inが減少すると、インバータのＧ端子の電位が上がり、インバータの差動対の定電流源をなすＰチャネルＭＯＳトランジスタＰＭ４４に流れる電流が減少し、インバータの反転動作が低速となり、これによりリングオシレータの発振周波数が下がることになる。

【００２０】なお、電流制御発振器のリングオシレータを構成するインバータ３０１〜３０３は、差動回路で構成する代わりに、クロックドインバータ等で構成してもよいことは勿論である。

【００２１】次に、記録ディスクからデータを読み出し、読み出しクロックを入力データと位相同期させるＰ
ＬＬ回路の動作の一例について説明する。

【００２２】図１４は、ＰＬＬ回路の位相比較器１０
（図１０参照）に入力される入力データと、分周回路５
０（図１０参照）から出力される出力信号（読み出しクロック）と、位相比較器１０から出力されるＵＰ信号とＤＯＷＮ信号のタイミング動作を示すタイミング波形図である。

【００２３】図１４（ａ）に示す例では、位相比較器１
０においては、例えば読み出しクロックのサイクルｔ０
において、入力データの立ち上がりエッジに同期してＵ
Ｐ信号がＬｏｗレベルからＨｉｇｈレベルに遷移しており、次のサイクルｔ１の、読み出しクロックのＬｏｗレベルからＨｉｇｈレベルへの立ち上がりエッジに同期して、ＵＰ信号がＬｏｗレベルに遷移し（すなわちＵＰ信号のパルス幅は読み出しクロックの入力データの変化に対する位相遅れ分に対応するパルス幅とされる）、ＵＰ
信号がＬｏｗレベルに遷移した後、サイクルｔ２の読み出しクロックの立ち上がりエッジに同期してＤＯＷＮ信号が立ち上がり、ＤＯＷＮ信号は、読み出しクロックの立ち下がりエッジに同期して立ち下がる（ＤＯＷＮ信号のパルス幅は読み出しクロックのパルス幅分とされる）。 そして、読み出しクロックのサイクルｔ３では、
入力データの立ち下がりエッジに同期してＵＰ信号がＬ
ｏｗレベルからＨｉｇｈレベルに遷移しており、次のサイクルｔ４における、読み出しクロックのＬｏｗレベルからＨｉｇｈレベルへの立ち上がりエッジに同期して、
ＵＰ信号がＬｏｗレベルに遷移している。

【００２４】入力データと読み出しデータとの位相が同期すると、ＵＰ信号のパルス幅とＤＯＷＮ信号のパルス幅は一致し、読み出しクロックのパルス幅となる。

【００２５】図１４（ｂ）に示す例では、位相比較器１
０においては、読み出しクロックのサイクルｔ０で、入力データの立ち上がりエッジに同期してＵＰ信号がＬｏ
ｗレベルからＨｉｇｈレベルに遷移しており、次のサイクルｔ１の読み出しクロックのＨｉｇｈレベルからＬｏ
ｗレベルへの立ち下がりエッジに同期してＵＰ信号がＬ
ｏｗレベルに遷移しており、ＤＯＷＮ信号がＬｏｗレベルからＨｉｇｈレベルに遷移し、次のサイクルｔ２において、読み出しクロックの立ち下がりに同期して、ＤＯ
ＷＮ信号がＬｏｗレベルに立ち下がっている。 読み出しクロックのサイクルｔ３では、入力データの立ち下がりエッジに同期してＵＰ信号がＬｏｗレベルからＨｉｇｈ
レベルに遷移しており、次のサイクルｔ４の、読み出しクロックの立ち下がりエッジに同期して、ＵＰ信号がＬ
ｏｗレベルに立ち下がっており、ＤＯＷＮ信号がＬｏｗ
レベルからＨｉｇｈレベルに遷移し、次のサイクルｔ５
において、読み出しクロックの立ち下がりに同期して、
ＤＯＷＮ信号がＬｏｗレベルに立ち下がっている。

【００２６】図１４（ｂ）に示す例では、入力データと読み出しデータとの位相が同期すると、ＵＰ信号とＤＯ
ＷＮ信号のパルス幅が一致し、読み出しクロックの１周期となる。

【００２７】

【発明が解決しようとする課題】しかしながら、上記した従来のＰＬＬ回路は、下記記載の問題点を有している。

【００２８】すなわち、チャージポンプにおいては、図１２に示すように、ＵＰ信号がアクティブ時に、ループフィルタ３０′の容量を充電する電流（Ｐ）と、ＤＯＷ
Ｎ信号がアクティブ時に、ループフィルタ３０′の容量に蓄積された電荷を放電する電流（Ｎ）の値の比が、第１のカレントミラー回路２３の出力端をなすＰチャネルＭＯＳトランジスタＰＭ３の入出力特性（能動素子の電流駆動能力を規定するトランスコンダクタンス係数β
や、素子の閾値Ｖ _TH等に関係する）と、第２のカレントミラー回路２４の出力端をなすＮチャネルＭＯＳトランジスタＮＭ３の入出力特性とによって決定される。

【００２９】その結果、チャージポンプ２０′において、ＵＰ信号がアクティブ状態のときのＵＰ動作における充電電流と、ＤＯＷＮ信号がアクティブ状態のときのＤＯＷＮ動作時における放電電流の値を等しくするには、素子構造の異なるＰチャネルＭＯＳトランジスタＰ
Ｍ３とＮチャネルＭＯＳトランジスタＮＭ３（図１２参照）とから同一の電流値を出力できるような構成とすることが必要とされている。 そして、導電型が相違するＰ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間の出力電流は、素子構造の相違から、通常、同一導電型のＭＯＳトランジスタの場合よりも、ばらつきが大きなものとなる。

【００３０】図１２を参照すると、チャージポンプ２
０′の第１、第２のカレントミラー回路２３、２４の出力端をなすＰチャネルＭＯＳトランジスタＰＭ３とＮチャネルＭＯＳトランジスタＮＭ３の出力特性を定める電流駆動能力を同一とするには、ＰチャネルＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタの各トランスコンダクタンスの比β _P ／β _N 、（但し、βは、（Ｗ／
Ｌ）μＣ _0Xで与えられ、Ｗはチャネル幅、Ｌはチャネル長、μはキャリアの実効表面移動度、Ｃ _0Xは単位面積あたりのゲート容量でεをゲート絶縁膜の誘電率、ｔ _0Xをゲート絶縁膜の膜厚とするとＣ _0X ＝ε／ｔ _0X ）を、
「１」とするなど、ＰＬＬ回路を含む半導体集積回路の内部回路を構成する他のＭＯＳトランジスタとは、別の設計・構成を用いる必要がある。

【００３１】そして、チャージポンプ２０′の第１、第２のカレントミラー回路２３、２４の出力端をなすＰチャネルＭＯＳトランジスタＰＭ３とＮチャネルＭＯＳトランジスタＮＭ３の出力電流の電流値が同一となるように設計した場合でも、素子構造の異なるＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタにおいて製造ばらつき等により、出力電流には、ばらつきが生じる。

【００３２】入力データと読み出しデータとの位相同期した時点で、ＵＰ信号のパルス幅とＤＯＷＮ信号のパルス幅がともに等しい値となる構成のＰＬＬ回路において、チャージポンプ２０′の第１のカレントミラー回路２３の出力端をなすＰチャネルＭＯＳトランジスタＰＭ
３からの出力電流（Ｐ）と、第２のカレントミラー回路２４の出力端をなすＮチャネルＭＯＳトランジスタＮＭ
３からの出力電流（Ｎ）とが１：１の場合、すなわち、
図６の第１例に示すように、出力電流（Ｐ）と出力電流（Ｎ）が１０μＡの場合には、正しく位相同期が行われる。

【００３３】しかしながら、ＰＬＬ回路において、チャージポンプ２０′のＰチャネルＭＯＳトランジスタＰＭ
３からの出力電流（Ｐ）とＮチャネルＭＯＳトランジスタＮＭ３からの出力電流（Ｎ）の電流値の比が、１：１
でなく、例えば図６の第２例に示すように、1.2：１である場合（Ｐ＝１２μＡ、Ｎ＝１０μＡ）、チャージポンプ２０′のＵＰ動作時の充電電流（Ｐ）とＤＯＷＮ動作時の放電電流（Ｎ）の電流値の比は、1.2：１となる。

【００３４】その結果、位相比較器１０に入力される入力信号と出力信号の位相が一致し、位相比較器１０から出力されるＵＰ信号とＤＯＷＮ信号のパルス幅が等しくなった時点で、電圧制御発振器４０′の正転入力端子には、本来の位相同期時点における出力電圧よりも高い電圧が印加されることになり、電圧制御発振器４０′は、
本来の発振周波数における位相同期点よりも位相が進んだ状態で発振する。 これは、ＵＰ信号とＤＯＷＮ信号のパルス幅が等しくなった時点で、放電電流（Ｎ）よりも大きな電流値の充電電流（Ｐ）でＵＰ信号のアクティブ期間中、ループフィルタ３０′の容量が充電され、放電電流（Ｎ）によってＤＯＷＮ信号のアクティブ期間中（ＵＰ信号のアクティブ期間と同一の長さの期間）放電されることになり、その結果、充電電流（Ｐ）と放電電流（Ｎ）の差電流にＵＰ信号のパルス幅分の時間を乗じた分の電荷が容量に蓄積されることになり、この電荷を容量の容量値Ｃで除した分をオフセット電圧として、容量の端子電圧が上昇するためである。

【００３５】このように、ＰＬＬ回路において、チャージポンプ２０′のＵＰ動作時の充電電流（Ｐ）とＤＯＷ
Ｎ動作時の放電電流（Ｎ）の電流値の比が、１：１でない場合には、チャージポンプ２０′は、位相比較器１０
で検出された、入力信号と出力信号との位相差に対応した電圧を、電圧制御発振器４０′に対して出力することができず、このため、ＰＬＬ回路は、入力信号と出力信号との位相差が零の状態で正しく位相同期させることはできない。

【００３６】そして、ＰＬＬ回路において、入力データと読み出しクロックとの位相がずれた状態（位相差が零でない状態）で、同期（ロック）してしまうと、ＰＬＬ
回路から出力される読み出しクロックを用いて入力データをデコードする回路等において、本来の入力データではない信号を入力データとしてデコードすることになり、このため、正しいデータを読み出すことができず、
場合によっては、記録媒体から全くデータの読み出しが行えない等の深刻且つ重大な問題さえ生じる。

【００３７】近時、情報処理装置の記憶媒体として用いられるＣＤ（compact disk）−ＲＯＭ、ＤＶＤ（digit
al versatile disk）等では、転送レートを上げるため、４倍速、８倍速、１６倍速、３２倍速といった回転速度での高速読み出しが行われ、この場合、記録ディスクから光ヘッドで読み出され増幅された後、２値化されＰＬＬ回路の入力される入力データにはジッタが存在している。 そして、入力信号の高速化とともに、入力信号の周期に対する入力信号のジッタの時間幅の占める割合も増大し、上記したように、ＰＬＬ回路のチャージポンプの出力段のＰチャネルとＮチャネルＭＯＳトランジスタの出力電流特性の相違又はばらつきから、入力データと読み出しクロックとの位相がずれた状態でロックする場合、入力信号のジッタに対する耐性は著しく低下し、
ジッタの影響によって、いつまでも入力信号に位相同期できない、という事態も発生する。

【００３８】このように、従来のＰＬＬ回路においては、チャージポンプ２０′における出力段のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの出力電流のばらつきを補正するために、ＰＬＬ回路もしくは再生装置を製造した後に、チャージポンプ２０′の充電電流（Ｐ）と放電電流（Ｎ）の電流値の比が１：１
となるように調整することが必要とされている。 その結果、ＰＬＬ回路に補正回路を実装することが必要とされることに加えて、製品製造後に、あらたに調整工程を必要とし、結果として、コストの上昇を招く。

【００３９】したがって本発明は、上記問題点に鑑みてなされたものであって、その目的は、素子の製造ばらつき等の影響を受けることなく、位相比較結果を精度良く電圧に変換するチャージポンプ及びＰＬＬ回路並びに該ＰＬＬ回路を備えたデータ読み出し装置を提供することにある。 これ以外の本発明の目的、特徴、利点等は、以下の説明から、当業者であれば、直ちに明らかとされるであろう。

【００４０】

【課題を解決するための手段】前記目的を達成する本発明は、位相比較器で検出される位相差をチャージポンプで電圧に変換しループフィルタで平滑化して電圧制御発振器に制御電圧として入力し、前記電圧制御発振器からの出力信号もしくは前記電圧制御発振器の出力を分周器で分周した出力信号を前記位相比較器に帰還入力して入力信号との位相を比較するＰＬＬ回路において、前記電圧制御発振器が、正転入力端子と反転入力端子とを備えており、前記正転入力端子と前記反転入力端子とにそれぞれ印加される端子電圧の差電圧を制御電圧として入力し前記制御電圧に応じた周波数で発振し、前記チャージポンプが、前記位相比較器からの位相比較結果出力に応じて、前記電圧制御発振器の前記正転入力端子の端子電圧を上げ、前記反転入力端子の端子電圧を下げることで、前記正転入力端子と前記反転入力端子の端子電圧の間の差電圧を拡げるか、あるいは、前記電圧制御発振器の前記正転入力端子の端子電圧を下げ、前記反転入力端子の端子電圧を上げることで、前記正転入力端子と前記反転入力端子の端子電圧の間の差電圧を縮小させるように制御する手段を備えている。

【００４１】本発明は、正転入力端子と反転入力端子とを備え、前記正転入力端子と前記反転入力端子にそれぞれ印加される端子電圧の差電圧を制御電圧として入力し前記制御電圧に応じた周波数で発振する電圧制御発振器と、前記電圧制御発振器からの出力信号もしくは前記電圧制御発振器の出力を分周器で分周した出力信号と入力信号との位相を比較し、位相比較結果を出力する位相比較器と、前記電圧制御発振器の前記正転入力端子及び前記反転入力端子に出力端がそれぞれ接続されている第１
及び第２のループフィルタと、前記位相比較器での位相比較の結果出力される第１の制御信号を受けて、前記電圧制御発振器の正転入力端子に端子電圧を供給する前記第１のループフィルタの容量に対して、第１導電型のトランジスタから、第１の充電電流（Ｐ１）を供給するとともに、前記電圧制御発振器の反転入力端子に端子電圧を供給する前記第２のループフィルタの容量に対して、
第２導電型のトランジスタから第１の放電電流（Ｎ１）
を供給する回路と、前記位相比較器での位相比較の結果出力される第２の制御信号を受けて、前記電圧制御発振器の反転入力端子に端子電圧を供給する前記第２のループフィルタの容量に対して、第１導電型のトランジスタから第２の充電電流（Ｐ２）を供給するとともに、前記電圧制御発振器の正転入力端子に端子電圧を供給する前記第１のループフィルタの容量に対して、第２導電型のトランジスタから第２の放電電流（Ｎ２）を供給し、前記第１の充電電流（Ｐ１）と前記第１の放電電流（Ｎ
１）の和電流（Ｐ１＋Ｎ１）と、前記第２の充電電流（Ｐ２）と前記第２の放電電流（Ｎ２）の和電流（Ｐ２
＋Ｎ２）との比が、前記第１導電型のトランジスタと前記第２導電型トランジスタとの間の出力特性の相違に依存せずに、１対１に設定可能とされている。

【００４２】

【発明の実施の形態】本発明の実施の形態について説明する。 本発明のＰＬＬ回路は、その好ましい一実施の形態において、図１を参照すると、正転入力端子（＋）と反転入力端子（−）にそれぞれ印加される端子電圧の差電圧を制御電圧として入力し該制御電圧に応じた周波数で発振する電圧制御発振器（４０）と、電圧制御発振器（４０）からの出力信号もしくは電圧制御発振器（４）
の出力を分周回路（５０）で分周した信号（ＯＵＴ）と入力信号（ＩＮ）との位相を比較し、位相比較結果を出力する位相比較器（１０）と、電圧制御発振器（４０）
の正転入力端子（＋）及び反転入力端子（−）に出力端がそれぞれ接続されている第１及び第２のループフィルタ（３０−１、３０−２）と、位相比較器（１０）から出力される信号のうち、電圧制御発振器（４０）の発振周波数を上げるための第１の制御信号（ＵＰ信号）がアクティブ状態のときに、第１のループフィルタ（３０−
１）の出力端の端子電圧を与える第１の容量(ＣＡ)に対して定電流（Ｐ１）で充電して、第１のループフィルタ（３０−１）の出力端の端子電圧（電圧制御発振器（４
０）の正転入力端子（＋）の端子電圧）を増加させるとともに、第２のループフィルタ（３０−２）の出力端の端子電圧（電圧制御発振器（４０）の反転入力端子（−）の端子電圧）を与える第２の容量（ＣＢ）の蓄積電荷を定電流（Ｎ１）で放電することで、第２のループフィルタ（３０−２）の出力端の端子電圧を減少させる第１の回路手段（２０−１）と、位相比較器（１０）から出力される信号のうち、電圧制御発振器（４０）の発振周波数を下げるための第２の制御信号（ＤＯＷＮ信号）がアクティブ状態のときに、第１のループフィルタ（３０−１）の出力端の端子電圧を与える第１の容量
(ＣＡ)の蓄積電荷を定電流（Ｎ２）で放電することで、
第１のループフィルタ（３０−１）の出力端の端子電圧を減少させるとともに、第２のループフィルタ（３０−
２）の出力端の端子電圧を与える第２の容量（ＣＢ）に対して定電流（Ｐ２）で充電して、第２のループフィルタ（３０−２）の出力端の端子電圧を増加させる第２の回路手段（２０−２）と、を有するチャージポンプ（２
０）と、を備えている。

【００４３】本発明は、その好ましい一実施の形態において、ＰＬＬ回路のチャージポンプは、図２を参照すると、制御端子が第１の制御信号（ＵＰ）に接続されている第１のスイッチ（１０２）と、高電位電源（ＶＤＤ）
と第１のスイッチ（１０２）の一端との間に接続された第１の定電流源（１０１）と、一端が第１のスイッチ（１０２）の他端に接続され、他端が低電位電源（ＧＮ
Ｄ）に接続された第１の容量（１０５）と、制御端子が第１の制御信号（ＵＰ）に接続されている第２のスイッチ（１０３）と、低電位電源（ＧＮＤ）と第２のスイッチ（１０３）の一端との間に接続された第２の定電流源（１０４）と、一端が第２のスイッチ（１０３）の他端に接続され、他端が低電位電源（ＧＮＤ）に接続された第２の容量（１１０）と、制御端子が第２の制御信号（ＤＯＷＮ）に接続されている第３のスイッチ（１０
７）と、高電位電源（ＶＤＤ）と第３のスイッチ（１０
７）の一端との間に接続された第３の定電流源（１０
６）と、制御端子が第２の制御信号（ＤＯＷＮ）に接続されている第４のスイッチ（１０８）と、低電位電源（ＧＮＤ）と第４のスイッチ（１０８）の一端との間に接続された第４の定電流源（１０９）と、を備え、第３
のスイッチ（１０７）の他端は、第２の容量（１１０）
の一端に接続されており、第４のスイッチ（１０８）の他端は、第１の容量（１０５）の一端に接続されている。

【００４４】第１の制御信号（ＵＰ）がアクティブ状態のとき、第１のスイッチ（１０２）がオンし、第１の定電流源（１０１）からの定電流が第１の容量（１０５）
に供給されて充電されるとともに、第２のスイッチ（１
０３）もオンして第２の定電流源（１０４）からの定電流で第２の容量（１１０）が放電され、第１の容量（１
０５）の端子電圧と第２の容量（１１０）の端子電圧との差電圧が広がる（増大する）。

【００４５】一方、第２の制御信号（ＤＯＷＮ）がアクティブ状態のとき、第３のスイッチ（１０７）がオンし、第３の定電流源（１０６）からの定電流が第２の容量（１１０）に供給されて充電されるとともに、第４のスイッチ（１０８）もオンして第４の定電流源（１０
９）からの定電流で第１の容量（１０５）が放電され、
第１の容量（１０５）の端子電圧と第２の容量（１１
０）の端子電圧との差電圧が縮減する。 チャージポンプ回路は、第１の容量（１０５）の端子電圧を正転出力とし、第２の容量の端子電圧を反転出力として出力する。

【００４６】本発明の一実施の形態において、ＰＬＬ回路のチャージポンプの構成の一例として、図４を参照すると、第１導電型の第１及び第２のトランジスタ（ＰＭ
１、ＰＭ２）よりなる第１のカレントミラー回路（２
３）と、制御端子に第１の制御信号(ＵＰ)を入力し第１
の制御信号(ＵＰ)がアクティブ状態（Ｈｉｇｈレベル）
のときに、第１のカレントミラー回路（２３）を活性化させる第１のスイッチ（ＰＭ１）と、第１のカレントミラー回路の入力端と低電位電源（ＧＮＤ）間に接続された第１の定電流源（２１）と、第１の導電型とは逆導電型である第２導電型の第１及び第２のトランジスタ（Ｎ
Ｍ１、ＮＭ２）よりなる第２のカレントミラー回路（２
４）と、制御端子に第１の制御信号(ＵＰ)の反転信号を入力し第１の制御信号(ＵＰ)がアクティブ状態のときに第２のカレントミラー回路（２４）を活性化させる第２
のスイッチ（ＮＭ３）と、第２のカレントミラー回路（２４）の入力端と高電位電源（ＶＤＤ）間に接続された第２の定電流源（２２）と、第１導電型の第３及び第４のトランジスタ（ＰＭ５、ＰＭ６）よりなる第３のカレントミラー回路（２７）と、制御端子に第２の制御信号（ＤＯＷＮ）を入力し第２の制御信号（ＤＯＷＮ）がアクティブ状態（Ｈｉｇｈレベル）のときに、第３のカレントミラー回路（２７）を活性化させる第３のスイッチ（ＰＭ４）と、第３のカレントミラー回路（２７）の入力端と低電位電源（ＧＮＤ）間に接続された第３の定電流源（２５）と、第２導電型の第３及び第４のトランジスタ（ＮＭ５、ＮＭ６）よりなる第４のカレントミラー回路（２８）と、制御端子に前記第２の制御信号（Ｄ
ＯＷＮ）の反転信号を入力し第２の制御信号（ＤＯＷ
Ｎ）がアクティブ状態のときに第４のカレントミラー回路（２８）を活性化させる第４のスイッチ（ＮＭ４）
と、第４のカレントミラー回路（２８）の入力端と高電位電源（ＶＤＤ）間に接続された第４の定電流源（２
６）と、を備え、第１のカレントミラー回路（２３）の出力端と第４のカレントミラー回路（２８）の出力端が、第１のループフィルタ（３０−１）の入力端に共通接続され、第２のカレントミラー回路（２４）の出力端と第３のカレントミラー回路（２７）の出力端が、第２
のループフィルタ（３０−２）の入力端に共通接続されている。

【００４７】位相比較器（１０）から出力される第１の制御信号（ＵＰ）がアクティブ状態にあるとき、第１の定電流源（２５）からの定電流を、第１のカレントミラー回路（２３）で折り返し、電圧制御発振器（４０）の正転入力端子（＋）に端子電圧を供給する第１のループフィルタ（３０−１）の容量に対して、第１のカレントミラー回路（２３）の出力端をなす第１導電型のトランジスタ（ＰＭ３）から、第１の充電電流（Ｐ１）を供給するとともに、第２の定電流源（２２）からの定電流を、第２のカレントミラー回路（２４）で折り返し、電圧制御発振器（４０）の反転入力端子（−）に端子電圧を供給する第２のループフィルタ（３０−２）の容量に対して、第２のカレントミラー回路（２４）の出力端をなす第２導電型のトランジスタ（ＮＭ３）から第１の放電電流（Ｎ１）を供給する。

【００４８】また位相比較器（１０）から出力される第２の制御信号（ＤＯＷＮ）がアクティブ状態にあるとき、第３の定電流源（２５）からの定電流を、第３のカレントミラー回路（２７）で折り返し、電圧制御発振器（４０）の反転入力端子（−）に端子電圧を供給する第２のループフィルタ（３０−２）の容量に対して第３のカレントミラー回路（２７）の出力端をなす第１導電型のトランジスタ（ＰＭ６）から第２の充電電流（Ｐ２）
を供給するとともに、第４の定電流源（２６）からの定電流を、第４のカレントミラー回路（２８）で折り返し、電圧制御発振器（４０）の正転入力端子（＋）に端子電圧を供給する第１のループフィルタ（３０−１）の容量に対して第４のカレントミラー回路（２８）の出力端をなす第２導電型のトランジスタ（ＮＭ６）から第２
の放電電流（Ｎ２）を供給し、第１の充電電流（Ｐ１）
と第１の放電電流（Ｎ１）の和電流（Ｐ１＋Ｎ１）と、
第２の充電電流（Ｐ２）と第２の放電電流（Ｎ２）の和電流（Ｐ２＋Ｎ２）の比が、素子構造が異なる第１導電型のトランジスタと第２導電型トランジスタ間の出力特性の相違、及び製造バラツキ等に依存せずに、１対１に設定可能とされている。

【００４９】すなわち、チャージポンプ（２０）から容量に供給されるＵＰ動作時の電流値とＤＯＷＮ動作時の電流値の比は、（Ｐ１＋Ｎ１）：（Ｐ２＋Ｎ２）となる。

【００５０】その結果、本発明の一実施例の形態においては、第１、第２導電型のトランジスタの出力電流の比Ｐ：Ｎが１：１でない場合であっても、第１、第３のカレントミラー回路の第１導電型のトランジスタの出力電流（Ｐ１とＰ２）が等しく、第２、第４のカレントミラー回路の第２導電型のトランジスタの出力電流（Ｎ１とＮ２）が等しければ、チャージポンプ（２０）から容量に供給される電流値のＵＰ時とＤＯＷＮ時の比は、１：
１となる。 これは、同じ素子構造をもつトランジスタ同士、すなわち、第１導電型のトランジスタ同士、第２導電型のトランジスタ同士でそれぞれ入出力特性を等しく合わせることで、実現される。

【００５１】そして、同じ素子構造をもつトランジスタ同士の入出力特性（電流駆動能力、閾値電圧等）を１：
１に合わせることは、素子構造の異なる第１、第２導電型のトランジスタの出力特性を等しくする場合よりも、
容易である。

【００５２】また第１、第３のカレントミラー回路の第１導電型のトランジスタの電流駆動能力（出力電流）と第２、第４のカレントミラー回路の第２導電型のトランジスタの電流駆動能力（出力電流）の比が１：ａの場合に、（Ｐ１＋Ｎ１）：（Ｐ２＋Ｎ２）＝Ｐ１（１＋
ａ）：Ｐ２（１＋ａ）となる。 この場合、第１、第３のカレントミラー回路の第１導電型のトランジスタの出力電流Ｐ１、Ｐ２が等しければ、チャージポンプから容量に供給される、ＵＰ動作時の電流とＤＯＷＮ動作時の電流の電流値の比は、１：１とされ、電流制御発振器の正転入力端子（＋）と反転入力端子（−）には、ＵＰ信号のパルス幅と、ＤＯＷＮ信号のパルス幅に比例した電圧が供給される。

【００５３】一例として、図６の第４例に示すように、
Ｐ１＝Ｐ２＝１２μＡ、Ｎ１＝Ｎ２＝１０μＡのときにも、チャージポンプから容量に供給される、ＵＰ動作時の電流とＤＯＷＮ動作時の電流の電流値の比は、 （Ｐ１＋Ｎ１）：（Ｐ２＋Ｎ２）＝（１２＋１０）：
（１２＋１０）＝１：１ となる。 このため、ＰＬＬ回路の入力信号と出力信号との位相差が零となった時点で、ＵＰ信号、ＤＯＷＮ信号のパルス幅が一致することになり、問題は生じない。

【００５４】すなわち、本発明の一実施の形態の形態によれば、チャージポンプ（２０）において、素子構造が異なる第１導電型と第２の導電型のトランジスタとの間でそれぞれの出力電流が、製造ばらつき等で相違した場合でも、位相比較器から出力される位相差に正しく対応した電圧を、電圧制御発振器の正転入力端子と反転入力端子の端子間の差電圧として、出力することができる。
このため、本発明の一実施の形態においては、チャージポンプにおいて、素子構造が異なる第１導電型と第２の導電型のトランジスタ間で出力電流が相違した場合にも、位相比較器から出力される位相差に対応した電圧を出力することができないことが原因して、正しく位相同期を行うことが出来ないという、上記した従来技術のような問題は生じない。 なお、図６の第３例に示すように、第１導電型と第２導電型のトランジスタの出力電流とが一致する構成としてもよいことは勿論である。

【００５５】本発明の一実施の形態に係るＰＬＬ回路においては、チャージポンプ（２０）において、電流出力段の第１導電型と第２の導電型のトランジスタでの出力電流のばらつきを補正するための回路を設ける必要もなく、製造後に調整する工程を設けることを要せずに、位相比較器からのＵＰ信号とＤＯＷＮ信号のパルス幅の差（この差が入力信号と出力信号との位相差に対応する）
に正しく対応した電圧を出力することができ、ＰＬＬ回路の精度、性能を向上するとともに、製造コストの低減を図ることができる。 さらに、チャージポンプの電流出力段の素子構造の異なる第１の導電型と第２の導電型のトランジスタの特性を等しくするように設計することは必要（制限）とされない。 すなわち本発明においては、
チャージポンプの電流出力段の同一の導電型のトランジスタ同士の入出力特性（また温度特性や電源電圧特性等）が同じでありさえすればよく、第１の導電型と第２
の導電型のトランジスタの上記特性が互いに一致していなくても、ＰＬＬ回路の特性の温度依存性や電源電圧依存性を低減することができる。 本発明においては、チャージポンプの電流出力段の第１の導電型と第２の導電型のトランジスタに対して上記特性を合わせるためにトランジスタサイズや製造プロセス等を考慮することを要しなくしており、ＰＬＬ回路の設計期間の短縮を図るとともに、第１の導電型と第２の導電型のトランジスタとを独立して設計できることから、設計自由度を増すという利点も有している。

【００５６】さらに、本発明の一実施の形態において、
電圧制御発振器（４０）は、チャージポンプ（２０）からの出力を第１、第２のループフィルタ（３０−１、３
０−２）からの各出力電圧として、正転入力端子（＋）
と反転入力端子（−）とから差動（ディファレンシャル・モード）で入力する構成とされており、このため同相（コモン・モード）成分の雑音が除去される。 すなわち、本発明によれば、チャージポンプの出力電圧（ループフィルタ出力電圧）を正転入力端子から入力するシングルエンド入力方式の従来の電圧制御発振器（図１２等参照）と比べて、同相雑音成分を抑え、チャージポンプから電圧制御発振器へ伝達する信号の品質を向上するという利点も有している。

【００５７】そして、本発明の一実施の形態において、
電圧制御発振器（４０）は、図２を参照すると、正転入力端子（＋）と反転入力端子（−）にそれぞれ入力され、電圧値が可変される第１、第２の入力電圧の差電圧に対応する電流を出力する電圧電流変換回路（４１）
と、前記電圧電流変換回路の出力電流を制御電流として入力し前記制御電流に応じた周波数で発振する電流制御発振器（４２）と、を備えて構成される。

【００５８】本発明は、記録ディスクから読み出しクロックを抽出するＰＬＬ回路に適用される。 この場合、図８を参照すると、入力される制御電流に応じた周波数のクロック信号を生成出力する電流制御発振器（Current
Controlled Oscillator；ＩＣＯ）（４２）と、電流制御発振器（４２）からのクロック信号を分周する分周器（５０）と、入力信号と分周器（５０）から出力されるクロック信号（ＲＤＣＫ）とを入力とし、クロック信号の入力信号に対する位相の遅れ、進み具合に応じてアップ信号（ＵＰ）及びダウン信号（ＤＯＷＮ）を出力する位相比較器（１０）と、位相比較器（１０）から出力されるＵＰ及びＤＯＷＮ信号に基づきコンデンサを充電放電して出力電圧を出力する第１のチャージポンプ（２
０）と、入力信号と分周器（５０）から出力されるクロック信号とを入力とし、前記入力信号の同期パターンを分周器（５０）から出力されるクロック信号を用いて計測することにより周波数誤差を検出する周波数比較器（６０）と、周波数誤差に応じた誤差電圧を出力する第２のチャージポンプ（７０）と、第１のチャージポンプ（２０）の出力電圧を入力とする第１の低域通過フィルタ（３０）と、第２のチャージポンプの出力電圧を入力とする第２の低域通過フィルタ（８０）と、第１の低域通過フィルタの出力電圧を電流に変換する第１の電圧電流変換回路（４１ａ）と、第２の低域通過フィルタの出力電圧を電流に変換する第２の電圧電流変換回路（４１
ｂ）と、を備え、第１の電圧電流変換回路（４１ａ）から出力される電流と前記第２の電圧電流変換回路（４１
ｂ）から出力される電流とを加えた和電流が、制御電流として電流制御発振器（４２）に入力される。

【００５９】第１の電圧電流変換回路（４１ａ）は、正転入力端子（＋）と反転入力端子（−）を備え、正転入力端子と前記反転入力端子の端子電圧の差電圧に応じた電流を出力し、第１の低域通過フィルタ（３０）が、第１の電圧電流変換回路（４１ａ）の正転入力端子（＋）
と反転入力端子（−）とに出力端がそれぞれ接続されている第１のループフィルタ（３０−１）と第２のループフィルタ（３０−２）で構成されており、第１のチャージポンプ（２０）が、位相比較器（１０）から出力されるＵＰ信号がアクティブ状態のときに、第１のループフィルタ（３０−１）の出力端の端子電圧を与える第１の容量に対して第１の定電流源からの定電流で充電して前記第１のループフィルタ（３０−１）の出力端の端子電圧を増加させるとともに、第２のループフィルタ（３０
−２）の出力端の端子電圧を与える第２の容量に対して第２の定電流源からの定電流で放電して第２のループフィルタ（３０−２）の出力端の端子電圧を減少させ、位相比較器（１０）から出力されるＤＯＷＮ信号がアクティブ状態のときに、第１のループフィルタ（３０−１）
の出力端の端子電圧を与える前記第１の容量に対して第３の定電流源からの定電流で放電して前記第１のループフィルタの出力端の端子電圧を減少させるとともに、第２のループフィルタ（３０−２）の出力端の端子電圧を与える前記第２の容量に対して第４の定電流源からの定電流で充電して第２のループフィルタ（３０−２）の出力端の端子電圧を増加させる手段を備えて構成される。
この実施の形態に係るＰＬＬ回路は、記録ディスクから信号を再生するデータ読み出し装置において、入力データに同期した読み出しクロック（ＲＤＣＫ）をデコーダ等に出力するものである。

【００６０】さらに、本発明に係るＰＬＬ回路は、半導体集積回路、クロック同期型半導体記憶装置等において、外部クロックに同期した内部クロックを生成するクロック同期回路にも用いて好適とされる。

【００６１】

【実施例】本発明の実施例について図面を参照して以下に説明する。 図１は、本発明のＰＬＬ回路の一実施例の基本構成を説明するための図である。 図１を参照すると、本発明の一実施例をなすＰＬＬ回路は、位相比較器１０、チャージポンプ２０、第１及び第２のループフィルタ３０−１、３０−２、電圧制御発振器４０、及び分周回路４０でループを構成している。 なお、分周回路５
０を経由せずに（あるいは分周回路５０の分周比を１とすることで）、電圧制御発振器４０の出力を、直接位相比較器１０に帰還入力する構成としてもよい。

【００６２】このうち電圧制御発振器４０は、正転入力端子（＋）と反転入力端子（−）とを有し、正転入力端子（＋）と反転入力端子（−）にそれぞれ印加される端子電圧の差電圧を制御電圧として入力し、該制御電圧に応じた周波数で発振する。

【００６３】第１のループフィルタ３０−１と第２のループフィルタ３０−２とは、その出力端が、それぞれ、
電圧制御発振器４０の正転入力端子（＋）と反転入力端子（−）とに接続されている。

【００６４】チャージポンプ２０は、位相比較器１０からのＵＰ信号に応じて、正転入力端子（＋）に出力端が接続されている第１のループフィルタ３０−１の容量Ｃ
Ａを充電し、反転入力端子（−）に出力端が接続されている第２のループフィルタ３０−２の容量ＣＢの蓄積電荷を放電することで、正転入力端子（＋）と反転入力端子（−）の端子電圧の差電圧が増大し、これを制御電圧として入力する電圧制御発振器４０の発振周波数が上昇する。

【００６５】またチャージポンプ２０は、位相比較器からのＤＯＷＮ信号に応じて、正転入力端子（＋）に出力端が接続されている第１のループフィルタ３０−１の容量ＣＡの蓄積電荷を放電し、反転入力端子（−）に出力端が接続されている第２のループフィルタ３０−２の容量ＣＢを充電することで、正転入力端子（＋）と反転入力端子（−）の差電圧が縮小し、これを制御電圧として入力する電圧制御発振器４０の発振周波数が減少する。

【００６６】チャージポンプ２０は、位相比較器１０からのＵＰ信号に応じて、正転入力端子（＋）に接続される第１の容量ＣＡを充電するための定電流Ｐ1と、反転入力端子（−）に接続される第２の容量ＣＢ（容量値はＣＡと同一）の蓄積電荷を放電するための定電流Ｎ１をそれぞれ供給する第１、第２の定電流源（不図示）を備えた回路２０−１と、位相比較器１０からのＤＯＷＮ信号に応じて、正転入力端子（＋）に接続される第１の容量ＣＡの蓄積電荷を放電するための定電流Ｎ２と、反転入力端子（−）に接続される第２の容量ＣＢを充電するための定電流Ｐ２をそれぞれ供給する第３、第４の定電流源（不図示）を備えた回路２０−２とを備え、第１、
第３の定電流源をＰチャネルＭＯＳトランジスタで構成し、第２、第４の定電流源をＮチャネルＭＯＳトランジスタで構成した場合に、第１の容量ＣＡの充電電流Ｐ1
と第２の容量ＣＢの放電電流Ｎ1の和（Ｐ1＋Ｎ1）、第１の容量ＣＡの放電電流Ｎ２と第２の容量ＣＢの充電電流Ｐ２の和（Ｐ２＋Ｎ２）は、Ｐ１がＰ２と等しく、Ｎ
１がＮ２と等しい場合、等しくなり、素子構造の違いによるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳ
トランジスタの電流駆動能力のバラツキに影響されず、
電流制御発振器の正転入力端子（＋）と反転入力端子（−）には、ＵＰ、ＤＯＷＮ信号のパルス幅に比例した電圧が供給される。

【００６７】図２は、本発明の一実施例のチャージポンプの基本構成を示す図である。 図２を参照すると、高電位電源（ＶＤＤ）に接続されている第１の定電流源１０
１と、第１の定電流源１０１の出力端に一端が接続され、制御端子が位相比較器１０から出力されるＵＰ信号に接続されている第１のスイッチ１０２と、第１のスイッチ１０２の他端と電圧制御発振器４０の正転入力端子（＋）に一端が接続され、他端が低電位電源（ＧＮＤ）
に接続された第１の容量１０５と、低電位電源（ＧＮ
Ｄ）に接続されている第２の定電流源１０２と、第２の定電流源１０２の出力端に一端が接続され、制御端子が位相比較器１０から出力されるＵＰ信号に接続されている第２のスイッチ１０３と、第２のスイッチ１０３の他端と電圧制御発振器４０の反転入力端子（−）に一端が接続され、他端が低電位電源（ＧＮＤ）に接続されている第２の容量１１０と、高電位電源（ＶＤＤ）に接続されている第３の定電流源１０６と、第３の定電流源１０
６の出力端に一端が接続され、制御端子が位相比較器１
０から出力されるＤＯＷＮ信号に接続されている第３のスイッチ１０７と、を備え、第３のスイッチ１０７の他端は、第２の容量１１０の一端に接続され、低電位電源（ＧＮＤ）に接続されている第４の定電流源１０９と、
第２の定電流源１０９の出力端に一端が接続され、制御端子が位相比較器１０から出力されるＵＰ信号に接続されている第４のスイッチ１０８と、を備え、第４のスイッチ１０８の他端は、第１の容量１０５の一端に接続されている。

【００６８】位相比較器１０から出力されるＵＰ信号がアクティブ状態のとき、ＵＰ信号を制御端子に入力とする第１のスイッチ１０２がオン（導通）し、第１の定電流源１０１からの定電流（Ｐ１）が第１の容量１０５に供給されて充電され、第１の容量１０５の端子電圧が増大し、ＵＰ信号を制御端子に入力とする第２のスイッチ１０３もオンし、第２の定電流源１０４からの定電流（Ｎ１）で第２の容量１１０が放電され、第２の容量１
１０の端子電圧が減少し、電圧制御発振器４０の正転入力端子（＋）、反転入力端子（−）間の差電圧が増大し、正転入力端子（＋）と反転入力端子（−）の端子間電圧を差動入力とする電圧電流変換器４１の出力電流が増大し、電流制御発振器４２の発振周波数が増大し、位相比較器１０に入力される分周回路５０の出力信号（Ｏ
ＵＴ）は、入力信号（ＩＮ）の位相に接近するように制御される。

【００６９】位相比較器１０から出力されるＤＯＷＮ信号がアクティブのとき、ＤＯＷＮ信号を制御端子に入力とする第３のスイッチ１０７がオンし、第３の定電流源１０６からの定電流（Ｐ２）が第２の容量１１０に供給されて充電され、第２の容量１１０の端子電圧が増大し、ＤＯＷＮ信号を制御端子に入力とする第４のスイッチ１０８もオンし、第４の定電流源１０９からの定電流（Ｎ２）で第１の容量１０５が放電され、第１の容量１
０５の端子電圧が減少し、ＶＣＯの正転入力端子（＋）、反転入力端子（−）間の差電圧が減少し、正転入力端子（＋）と反転入力端子（−）の端子間電圧を差動入力とする電圧電流変換器４１の出力電流が減少し、
電流制御発振器４２の発振周波数が減少し、位相比較器１０に入力される分周回路５０の出力は、入力信号から位相が遅れるように制御される。

【００７０】図３は、図２において、ＵＰ信号がアクティブ時とＤＯＷＮがアクティブ時の電圧制御発振器４０
の正転入力端子（＋）の端子電圧（第１の容量１０５の端子電圧）と反転入力端子（−）の端子電圧（第２の容量１１０の端子電圧）の変化の様子を示す図である。 第１の容量１０５と第２の容量１１０の容量値をＣとする。

【００７１】図３（ａ）に示すように、位相比較器１０
から出力されるＵＰ信号がアクティブ期間中、電圧制御発振器４０の正転入力端子（＋）の端子電圧は、第１の容量（Ｃ）１０５を電流（Ｐ１）でＵＰ信号アクティブ期間（Ｔ _UP ）中充電した電荷（Ｑ＝Ｐ１×Ｔ _UP ）をその容量値Ｃで除した電圧ΔＶ _UP+ ＝（Ｐ１×Ｔ _UP ）／Ｃ分上昇し、電圧制御発振器４０の反転入力端子（−）の端子電圧は、第２の容量（Ｃ）１０５を電流（Ｎ１）でＵ
Ｐ信号アクティブ期間（ＵＰ）中放電する電荷量（Ｑ＝
Ｐ１×Ｔ _UP ）をその容量値Ｃで除した電圧ΔＶ _UP- ＝
（Ｎ１×Ｔ _UP ）／Ｃ分下降し、電圧制御発振器４０の正転入力端子（＋）と反転入力端子（−）の端子電圧の差電位Ｖ _Oは、もとの差電位Ｖ _Aから、 ΔＶ ₁ ＝ΔＶ _UP+ ＋ΔＶ _UP- ＝｛（Ｐ１×Ｔ _UP ）＋（Ｎ１×Ｔ _UP ）｝／Ｃ だけ拡がり、Ｖ _A ＋ΔＶ ₁となる。

【００７２】そして、図３（ｂ）に示すように、ＤＯＷ
Ｎ信号がアクティブ期間中、電圧制御発振器４０の正転入力端子（＋）の端子電圧は、第１の容量１０５を電流（Ｎ２）でＤＯＷＮ信号アクティブ期間（Ｔ _DOWN ）中放電する電荷量（Ｑ＝Ｎ２×Ｔ _DOWN ）をその容量値Ｃで除した電圧ΔＶ _DOWN- ＝（Ｎ２×Ｔ _DOWN ）／Ｃ分下降し、
電圧制御発振器４０の反転入力端子（−）の端子電圧は、第２の容量１０５を電流（Ｐ２）でＤＯＷＮ信号アクティブ期間（Ｔ _DOWN ）中充電する電荷（Ｑ＝Ｐ２×Ｔ
_DOWN ）をその容量値Ｃで除した電圧ΔＶ _DOWN+ ＝（Ｐ２
×Ｔ _DOWN ）／Ｃ分上昇し、電圧制御発振器４０の正転入力端子（＋）と反転入力端子（−）の端子電圧の差電位Ｖ _Oは、もとの差電位Ｖ _Bから、 ΔＶ ₂ ＝ΔＶ _DOWN- ＋ΔＶ _DOWN+ ＝｛（Ｎ２×Ｔ _DOWN ）＋（Ｐ２×Ｔ _DOWN ）｝／Ｃ だけ縮減される。

【００７３】このように、位相比較器１０から出力されるＵＰ信号とＤＯＷＮ信号に応じて第１、第２の容量１
０５、１１０の端子電圧が変化し、これにより、分周回路５０の出力信号と入力信号との位相同期制御が行われる。

【００７４】例えば図１４に示したように、位相比較器１０からＵＰ信号とＤＯＷＮ信号が出力される場合、Ｕ
Ｐ信号がＴ _UP期間印加され、つづいてＤＯＷＮ信号がＴ
_DOWN期間印加されたときの電圧制御発振器４０の正転入力端子（＋）と反転入力端子（−）の端子電圧の差電位ΔＶは、 ΔＶ＝（Ｖ _A ＋ΔＶ ₁ ）−（ΔＶ ₂ ） ＝Ｖ _A ＋ΔＶ ₁ −ΔＶ ₂ ＝Ｖ _A ＋｛（Ｐ１×Ｔ _UP ）＋（Ｎ１×Ｔ _UP ）｝／Ｃ−
｛（Ｎ２×Ｔ _DOWN ）＋（Ｐ２×Ｔ _DOWN ）｝／Ｃ となる。

【００７５】位相比較器１０において、入力信号と、分周回路５０からの出力信号との位相が一致していることを検出し、ＵＰ信号とＤＯＷＮ信号のパルス幅が等しくなった時点で（Ｔ _UP ＝Ｔ _DOWN ＝Ｔ）、電圧制御発振器４
０の正転入力端子（＋）と反転入力端子（−）との端子電圧の差電位ΔＶは、 ΔＶ＝Ｖ _A ＋｛（Ｐ１−Ｐ２）×Ｔ）＋（Ｎ１−Ｎ２）
×Ｔ）｝／Ｃ となる。

【００７６】ここで、Ｐ１＝Ｐ２、Ｎ１＝Ｎ２の場合には、位相比較器１０からパルス幅の等しいＵＰ信号とＤ
ＯＷＮ信号が出力された時点で、電圧制御発振器４０の正転入力端子（＋）と反転入力端子（−）の端子電圧の差電位は、位相比較器１０からＵＰ信号とＤＯＷＮ信号が出力される前のもとの差電位Ｖ _Aと同じ電圧に維持され、このようにして、ロック状態が保たれることになる。

【００７７】電圧制御発振器４０は、正転入力端子（＋）に第１のループフィルタ３０−１の第１の容量１
０５の端子電圧を入力とし、反転入力端子（−）に第２
のループフィルタ３０−２の第２の容量１１０の端子電圧を入力とし、差電圧に対応した電流を出力する電圧電流変換器４１と、電圧電流変換器４１の出力電流を制御電流として入力し、該制御電流に応じた周波数で発振する電流制御発振器４２とを備えて構成される。

【００７８】図４は、本発明の一実施例をなすＰＬＬ回路のチャージポンプの回路構成の一例を示す図である。
図４を参照すると、チャージポンプ２０は、ソースが高電位電源（ＶＤＤ）に接続されたＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２，ＰＭ３を備え、ＰチャネルＭ
ＯＳトランジスタＰＭ２のゲートとドレインとが接続されてＰチャネルＭＯＳトランジスタＰＭ３のゲートと共通接続され、ＰチャネルＭＯＳトランジスタＰＭ１のゲートには位相比較器１０からのＵＰ信号が入力され、Ｐ
チャネルＭＯＳトランジスタＰＭ１のドレインは、ＰチャネルＭＯＳトランジスタＰＭ２、ＰＭ３の共通接続されたゲートに接続されている。

【００７９】また、ソースが低電位電源（ＧＮＤ）に接続されたＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ
２、ＮＭ３を備え、ＮチャネルＭＯＳトランジスタＮＭ
２のゲートとドレインとが接続されてＮチャネルＭＯＳ
トランジスタＮＭ３のゲートと共通接続され、ＮチャネルＭＯＳトランジスタＮＭ１のゲートには位相比較器１
０からのＵＰ信号をインバータＩＮＶ１で反転した信号が入力され、ＮチャネルＭＯＳトランジスタＮＭ１のドレインは、ＮチャネルＭＯＳトランジスタＮＭ２、ＮＭ
３の共通接続されたゲートに接続されている。 ＰチャネルＭＯＳトランジスタＰＭ２のドレインは、一端が低電位電源（ＧＮＤ）に接続された第１の定電流源２１の出力端に接続され、ＮチャネルＭＯＳトランジスタＮＭ２
のドレインは、一端が電源（ＶＤＤ）に接続された第２
の定電流源２２の出力端に接続されており、ＰチャネルＭＯＳトランジスタＰＭ３のドレインとＮチャネルＭＯ
ＳトランジスタＮＭ３のドレインは、ループフィルタ３
０−１、３０−１の入力端にそれぞれ入力されている。

【００８０】ＰチャネルＭＯＳトランジスタＰＭ２、Ｐ
Ｍ３と、ＮチャネルＭＯＳトランジスタＮＭ２、ＮＭ３
とは、それぞれ、第１のカレントミラー回路２３と第２
のカレントミラー回路２４を構成している。 このうち、
第１のカレントミラー回路２３は、ＰチャネルＭＯＳトランジスタＰＭ１がオフのとき（すなわち位相比較器１
０から出力されるＵＰ信号がＨｉｇｈレベルのとき）、
入力端をなすＰチャネルＭＯＳトランジスタＰＭ２のドレインに供給される第１の定電流源の電流値を、折り返して、出力端をなすＰチャネルＭＯＳトランジスタＰＭ
３のドレインから出力し第１のループフィルタ３０−１
の容量を充電する。

【００８１】第２のカレントミラー回路２４は、ＮチャネルＭＯＳトランジスタＮＭ１がオフのとき（ＵＰ信号がＨｉｇｈレベルのとき）、入力端をなすＮチャネルＭ
ＯＳトランジスタＮＭ２のドレインに供給される第２の定電流源２２の電流値を、折り返して、出力端をなすＮ
チャネルＭＯＳトランジスタＮＭ３のドレインから出力し第２のループフィルタ３０−２の容量を放電する。

【００８２】さらに、ソースが高電位電源（ＶＤＤ）に接続されたＰチャネルＭＯＳトランジスタＰＭ４、ＰＭ
５，ＰＭ６を備え、ＰチャネルＭＯＳトランジスタＰＭ
５のゲートとドレインとが接続されてＰチャネルＭＯＳ
トランジスタＰＭ６のゲートと共通接続され、ＰチャネルＭＯＳトランジスタＰＭ４のゲートには位相比較器１
０のＤＯＷＮ信号が入力され、ＰチャネルＭＯＳトランジスタＰＭ４のドレインは、ＰチャネルＭＯＳトランジスタＰＭ５、ＰＭ６の共通接続されたゲートに接続されている。 また、ソースが低電位電源に接続されたＮチャネルＭＯＳトランジスタＮＭ４、ＮＭ５、ＮＭ６を備え、ＮチャネルＭＯＳトランジスタＮＭ５のゲートとドレインとが接続されてＮチャネルＭＯＳトランジスタＮ
Ｍ６のゲートと共通接続され、ＮチャネルＭＯＳトランジスタＮＭ４のゲートには位相比較器のＤＯＷＮ信号をインバータＩＮＶ２で反転した信号が入力され、ＮチャネルＭＯＳトランジスタＮＭ４のドレインは、ＮチャネルＭＯＳトランジスタＮＭ５、ＮＭ６の共通接続されたゲートに接続されている。

【００８３】ＰチャネルＭＯＳトランジスタＰＭ４のドレインは、一端が低電位電源（ＧＮＤ）に接続された第３の定電流源２５の出力端に、ＮチャネルＭＯＳトランジスタＮＭ４のドレインは、一端が電源（ＶＤＤ）に接続された第２の定電流源２６の出力端に接続されており、ＰチャネルＭＯＳトランジスタＰＭ６のドレインとＮチャネルＭＯＳトランジスタＮＭ６のドレインは、それぞれ第２、第１のループフィルタ３０−２、３０−１
の入力端にそれぞれ入力されている。

【００８４】ＰチャネルＭＯＳトランジスタＰＭ５、Ｐ
Ｍ６と、ＮチャネルＭＯＳトランジスタＮＭ５、ＮＭ６
とは、それぞれ、第３のカレントミラー回路２７と第４
のカレントミラー回路２８とを構成している。 このうち、第３のカレントミラー回路２７は、ＰチャネルＭＯ
ＳトランジスタＰＭ４がオフのとき（位相比較器１０から出力されるＤＯＷＮ信号がＨｉｇｈレベルのとき）、
入力端をなすＰチャネルＭＯＳトランジスタＰＭ５のドレインに供給される第３の定電流源２５の電流値を、折り返して、出力端をなすＰチャネルＭＯＳトランジスタＰＭ６のドレインから出力し第２のループフィルタ３０
−２の容量を充電する。 第４のカレントミラー回路２８
は、ＮチャネルＭＯＳトランジスタＮＭ４がオフのとき（ＤＯＷＮ信号がＨｉｇｈレベルのとき）、入力端をなすＮチャネルＭＯＳトランジスタＮＭ５のドレインに供給される第４の定電流源２６の電流値を、折り返して、
出力端をなすＮチャネルＭＯＳトランジスタＮＭ６のドレインから出力し第１のループフィルタ３０−１の容量を放電する。

【００８５】ループフィルタ３０−１、３０−２は、チャージポンプ２０から充放電される、端子電圧が、各ループフィルタの端子電圧を与える容量（コンデンサ）Ｃ
０をそれぞれ含んでいる。 なお、本発明において、ループフィルタの回路構成は、図４に示したものに限定されるものでないことは勿論である。 また本発明の一実施例においては、各ループフィルタ中の容量を、チャージポンプから充放電する構成としているが、これとは別に、
チャージポンプ２０で充電及び放電される第１、第２の容量（図２の１０５、１１０参照）を備え、第１、第２
の容量の端子と電圧制御発振器４０の正転入力端子（＋）と反転入力端子（−）との間にそれぞれ所望の低域通過特性（カットオフ周波数）を有する第１、第２のループフィルタを備えた構成としてもよいことは勿論である。

【００８６】位相比較器１０から出力されるＵＰ信号のアクティブ期間（Ｈｉｇｈレベル期間）に応答して、第１の定電流源２１からの電流を第１のカレントミラー回路２１で折り返し、電圧制御発振器４０の正転入力端子（＋）に出力端が接続される第１のループフィルタ３０
−１の容量に対してＰチャネルＭＯＳトランジスタＰＭ
３からの出力電流（Ｐ１）を供給し（充電し）、また第２の定電流源２２からの電流を第２のカレントミラー回路２４で折り返し、電圧制御発振器４０の反転入力端子（−）に出力端が接続される第２のループフィルタ３０
−２に対してＮチャネルＭＯＳトランジスタＮＭ３の出力電流（Ｎ１）で電流を排出する（放電する）。

【００８７】また位相比較器１０から出力されるＤＯＷ
Ｎ信号のアクティブ期間（Ｈｉｇｈレベル期間）に応答して、第３の定電流源２５からの電流を第３のカレントミラー回路２７で折り返し、電圧制御発振器４０の反転入力端子（−）に出力端が接続される第２のループフィルタ３０−１の容量に対して、ＰチャネルＭＯＳトランジスタＰＭ６からの出力電流Ｐ２を供給し（充電し）、
第４の定電流源からの電流を第４のカレントミラー回路２８で折り返し、位相比較器１０から供給されるＤＯＷ
Ｎ信号に応答して電圧制御発振器４０の正転入力端子（＋）に出力端が接続される第１のループフィルタ３０
−１からＮチャネルＭＯＳトランジスタＮＭ６の出力電流（Ｎ２）で電流を排出する（放電する）。

【００８８】チャージポンプ２０の第１のカレントミラー回路２３のＰチャネルＭＯＳトランジスタＰＭ３からの出力電流（Ｐ１）で、電圧制御発振器４０の正転入力端子（＋）を端子電圧とする第１のループフィルタ３０
−１の容量に対して電流を供給すると、電圧制御発振器４０の発振周波数は上昇し、ＵＰ動作となる（「ＵＰ動作Ａ」という）。

【００８９】チャージポンプ２０の第３のカレントミラー回路２７のＰチャネルＭＯＳトランジスタＰＭ６からの出力電流（Ｐ２）で、電圧制御発振器４０の反転入力端子（−）を端子電圧とする第２のループフィルタ３０
−２の容量を放電すると、電圧制御発振器４０の反転入力端子（−）の端子電圧が下がり、電圧制御発振器４０
の発振周波数は下がり、ＤＯＷＮ動作となる（「ＤＯＷ
Ｎ動作Ａ」という）。

【００９０】また、チャージポンプ２０の第４のカレントミラー回路２４のＮチャネルＭＯＳトランジスタＮＭ
６の出力電流（Ｎ２）で、電圧制御発振器４０の正転入力端子（＋）を端子電圧とする第１のループフィルタ３
０−１の容量を放電すると、電圧制御発振器４０の発振周波数は下がり、ＤＯＷＮ動作となる（「ＤＯＷＮ動作Ｂ」）。

【００９１】そして、チャージポンプ２０の第２のカレントミラー回路２４のＮチャネルＭＯＳトランジスタＮ
Ｍ３の出力電流（Ｎ１）で、電圧制御発振器４０の反転入力端子（−）を端子電圧とする第２のループフィルタ３０−２の容量から放電すると、ＵＰ動作となる（「Ｕ
Ｐ動作Ｂ」という）。

【００９２】ＵＰ動作時は、ＰチャネルＭＯＳトランジスタＰＭ３（ＵＰ動作Ａ）とＮチャネルＭＯＳトランジスタＮＭ３（ＵＰ動作Ｂ）とが作動し、ＤＯＷＮ動作はＰチャネルＭＯＳトランジスタＰＭ６（ＤＯＷＮ動作Ａ）とＮチャネルＭＯＳトランジスタＮＭ３（ＤＯＷＮ
動作Ｂ）とが作動する。

【００９３】ここで、ＵＰ動作Ａで流れるＰチャネルＭ
ＯＳトランジスタＰＭ３の電流Ｐ１、ＵＰ動作Ｂで流れるＮチャネルＭＯＳトランジスタＮＭ３の電流Ｎ１、Ｄ
ＯＷＮ動作Ａで流れるＰチャネルＭＯＳトランジスタＰ
Ｍ６の電流Ｐ２、ＤＯＷＮ動作Ｂで流れるＮチャネルＭ
ＯＳトランジスタＮＭ６電流Ｎ２とについて、（ＵＰ動作時の電流）：（ＤＯＷＮ動作時の電流）は、（Ｐ１＋
Ｎ２）：（Ｐ２＋Ｎ２）となる。

【００９４】上記したように、従来のＰＬＬ回路で用いられているチャージポンプにおいて、ＵＰ動作時とＤＯ
ＷＮ動作時の電流値の比は、１：１で設計することが求められていた。 これに対して、本発明の一実施例をなすＰＬＬ回路では、差動入力の電圧制御発振器を備えたことにより、ＵＰ動作とＤＯＷＮ動作の電流比が、（Ｐ１
＋Ｎ１）：（Ｐ２＋Ｎ２）で決められる構成としており、このため、たとえＰ：Ｎが１：１でない場合でも、
ＰチャネルＭＯＳトランジスタＰＭ３とＰＭ６の出力電流（Ｐ１とＰ２）、ＮチャネルＭＯＳトランジスタＮＭ
３とＮＭ６の出力電流（Ｎ１とＮ２）がそれぞれ等しければＵＰとＤＯＷＮ動作時の電流比は、１：１となり、
製造ばらつきに強いＰＬＬ回路を実現しており、製造バラツキを補正するための補正回路の実装を不要としており、また製造後の調整作業等を不要している。

【００９５】電圧制御発振器４０の出力信号を分周回路５０にて分周して読み出しクロックもしくは出力クロックとなり位相比較器において入力クロックと比較することでＵＰ信号およびＤＯＷＮ信号を生成する。

【００９６】図５は、本発明の一実施例における電圧電流変換回路４１の構成の一例を示す図である。 図５を参照すると、この電流電圧変換回路は、ソースが共通接続されて基準電流を供給する定電流源Ｉ ₀に接続され、正転入力端子（＋）から入力される第１のループフィルタ（ＬＰＦ）３０−１の出力電圧と、反転入力端子（−）
から入力される第２のループフィルタ（ＬＰＦ）３０−
２の出力電圧とをゲートにそれぞれ入力とするＰチャネルＭＯＳトランジスタＰＭ４１、ＰＭ４２と、を備え、
ＰチャネルＭＯＳトランジスタＰＭ４１のドレインは低電位電源（ＧＮＤ）に接続され、ＰチャネルＭＯＳトランジスタＰＭ４２のドレインは、ソースが低電位電源（ＧＮＤ）に接続され、ドレインとゲートが接続されたＮチャネルＭＯＳトランジスタＮＭ４１のドレインに接続されており、ゲートがＮチャネルＭＯＳトランジスタＮＭ４１のゲートに共通接続され、ソースが低電位電源（ＧＮＤ）に接続されたＮチャネルＭＯＳトランジスタＮＭ４２のドレインから電流が出力され、ＮチャネルＭ
ＯＳトランジスタＮＭ４１、ＮＭ４２は、カレントミラー回路を構成している。 正転入力端子（＋）と反転入力端子（−）の差電圧に対応したドレイン電流がＰチャネルＭＯＳトランジスタＰＭ４２から出力されてカレントミラー回路の入力端に入力され、ミラー電流が、カレントミラー回路の出力端をなすＮチャネルＭＯＳトランジスタＮＭ４２のドレインから、電流制御発振器に対する制御電流Ｉoutとして出力される。 本発明の一実施例において、電流制御発振器は、公知の任意のものが用いられ、例えば図１３を参照して説明した構成等のものを用いてもよい。 但し、図１３に示した電流制御発振器のリングオシレータの段数等の限定されるものでないことは勿論である。 また本発明において、電流電圧変換回路は、ＮチャネルＭＯＳトランジスタで構成してもよいことは勿論である。

【００９７】なお、特開平１１−１８６９０４号公報には、二つの容量Ｃ１、Ｃ２の端子電圧を入力する二つの端子を有する電圧制御発振器（ＶＣＯ）の構成が開示されているが、いずれも正転入力端子の構成であり、正転入力端子と反転入力端子の２つを備えた差動入力構成の電圧制御発振器ではない。 すなわち、特開平１１−１８
６９０４号公報に記載されたＰＬＬ回路では、チャージポンプの出力電流のＵＰ動作時とＤＯＷＮ動作時の比は、従来のＰＬＬ回路として説明したものと同様、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの出力電流の比とされている。

【００９８】本発明のＰＬＬ回路は、別の実施例として、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＷ（読み出し書き込み型ＣＤ）、ＣＤ−ＲＷ（読み出し書き込み型ＣＤ）、ＣＤ−Ｒ（一回書き込み型ＣＤ）など、各種記録媒体を読む出すデータ読み出し装置のＰＬＬ回路に用いて好適とされる。

【００９９】ディジタル記録方式で情報が記録された記録ディスクからデータを再生する装置において、ＰＬＬ
回路は、再生クロックとなるデータ読み取りクロックを用いて、記録ディスクに記録されたデータの読み取りを行う際に、データとデータ読み取り用クロックとの同期をとるために用いられている。

【０１００】図７は、本発明に係るＰＬＬ回路が適用されるデータ読み取り装置（再生装置）の構成の一例を示す図である。 図７を参照すると、記録ディスク４０１からデータを読みとる光学ヘッド４０２と、光学ヘッド４
０２から読み取られたデータから再生ＲＦ信号、フォーカス誤差信号及びトラッキング誤差信号を生成するアンプ（プリアンプ）４０４と、アンプ４０４からの再生Ｒ
Ｆ信号の雑音除去及び波形等化を行うフィルタ（等化器）４０６と、再生ＲＦ信号を“１”、“０”に２値化する２値化回路４０７と、２値化されたデータに同期したクロック（ＲＤＣＫ）（「データ読み出しクロック」
あるいは「データクロック」ともいう）を生成するＰＬ
Ｌ回路４０８と、データの復調を行うデコーダ（復調回路）４０９と、再生データのエラー訂正を行うエラー訂正回路４１０と、全体を制御するＣＰＵ４１１と、記録ディスク４０１を回転駆動するディスクモータ４０３
と、光ヘッド４０２及びディスクモータ４０３を制御するサーボ制御装置４０５と、を備えている。

【０１０１】図８は、図７に示したデータ読み取り装置に用いられるＰＬＬ回路４０８の構成の一例を示す図である。

【０１０２】図８を参照すると、本発明の一実施例をなすＰＬＬ回路は、入力される制御電流に応じた周波数のクロック信号を生成出力する電流制御発振器（ＩＣＯ）
４２と、電流制御発振器４２からのクロック信号を分周する分周器５０と、入力信号（ＥＦＭ）と分周器５０から出力されるクロック信号(ＲＤＣＫ)とを入力とし、前記クロック信号の前記入力信号に対する位相の遅れ、進み具合に応じてアップ及びダウン信号を出力する位相比較器１０と、位相比較器１０から出力されるＵＰ及びＤ
ＯＷＮ信号に基づき容量を充電放電して出力電圧を出力する第１のチャージポンプ２０と、入力信号と分周器５
０から出力されるクロック信号とを入力とし、前記入力信号の同期パターンを分周器５０から出力されるクロック信号を用いて計測することにより周波数誤差を検出する周波数比較器６０と、周波数誤差に応じた誤差電圧を出力する第２のチャージポンプ７０と、第１のチャージポンプ２０の出力電圧を入力とする第１、第２のループフィルタ３０−１、３０−２と、第２のチャージポンプ７０の出力電圧を入力とするループフィルタ８０と、第１、第２のループフィルタ３０−１、３０−２の出力電圧を正転入力端子（＋）と反転入力端子（−）から差動入力し差電圧に対応した電流に変換する第１の電圧電流変換回路４１ａと、ループフィルタ８０の出力電圧を電流に変換する第２の電圧電流変換回路４１ｂと、を備え、第１の電圧電流変換回路４１ａから出力される電流と第２の電圧電流変換回路４１ｂから出力される電流とを合成器（加算器）９０で加えた和電流が、前記制御電流として、電流制御発振器４２に入力される。

【０１０３】第１の電圧電流変換回路（４１ａ）の正転入力端子（＋）と反転入力端子（−）には、第１のループフィルタ３０−１と第２のループフィルタ３０−２の出力端が接続されている。 チャージポンプ２０、ループフィルタ３０−１、３０−２の構成は、図２又は図４を参照して説明したものと同様の構成とされる。

【０１０４】すなわち、第１のチャージポンプ２０が、
位相比較器１０から出力されるＵＰ信号がアクティブ状態のときに、第１のループフィルタ３０−１の出力端の端子電圧を与える第１の容量（図２の１０５）に対して第１の定電流源からの定電流で充電して第１のループフィルタ３０−１の出力端の端子電圧を増加させるとともに、第２のループフィルタ３０−２の出力端の端子電圧を与える第２の容量（図２の１１０）に対して第２の定電流源からの定電流で放電して前記第２のループフィルタの出力端の端子電圧を減少させ、位相比較器１０から出力されるＤＯＷＮ信号がアクティブ状態のときに、第１のループフィルタ３０−１の出力端の端子電圧を与える第１の容量（図２の１０５）に対して第３の定電流源からの定電流で放電して第１のループフィルタの出力端の端子電圧を減少させるとともに、第２のループフィルタ３０−２の出力端の端子電圧を与える第２の容量（図２の１１０参）に対して第４の定電流源からの定電流で充電して第２のループフィルタ３０−２の出力端の端子電圧を増加させる。

【０１０５】記録ディスクにおいては、記録ディスクに記録されたデータとデータ読み取りクロックとの同期制御を行うため、図９（ａ）に示すように、１フレーム毎にシンクパターンが（同期パターン）設けられており、
ＣＤ−ＲＯＭではＥＦＭ（Eight to Fourteen Modul
ation；８−１４変換変調）信号方式、ＤＶＤ（Digital
Versatile Disk）ではＥＦＭｐｌｕｓ符号が用いられている。

【０１０６】ＥＦＭ信号方式においては、シンクパターンは、図９（ｂ）に示すように、最大反転間隔（１１
Ｔ：Ｔはチャンネルビット長）が２回連続する信号であり、データ信号は、記録ディスクのピット長とピット間隔によって「１１Ｔ」以下となっており、データ読み取りクロックによって信号の立ち上がりから次の立ち上がりから立ち下がりから次の立ち下がりまでを計測し、計測値が「２２」であった場合、シンクパターンと判断している。

【０１０７】一方、ＥＦＭｐｌｕｓ信号方式では、図９
（ｃ）に示すように、シンクパターンは１４Ｔと４Ｔとの反転間隔を有する信号とされており、シンクパターン１周期の１８Ｔの間に「１」が９回続き、「０」が９回続く９Ｔ＋９Ｔや、「１」が１０回続き、その後「０」
が８回続く１０Ｔ＋８Ｔといったデータ信号も含まれている可能性があるため、データ読み取りクロックによって、信号の立ち上がりから次の立ち上がり、または立ち下がりから次の立ち下がりまでを計測し、計測値が「１
８」であった場合でも、直ちに、シンクパターンと判断することはできない。 このため、データ読み取りクロックによって、信号の立ち上がりから立ち下がり、または立ち下がりから立ち上がりまでを計測し、計測値が「１
４」の場合、データ読み取りクロックによって、その後の信号の立ち上がり又は立ち下がりまでを、さらに計測し、計測結果に基づき、周波数誤差を検出している。 データ読み取りクロックによって、ＥＦＭｐｌｕｓ信号の立ち上がりから立ち下がりまで、または立ち下がりから立ち上がりまでを計測し、計測値が「１４」以外の場合、その計測値に基づいた互いに異なる幅を有するパルス信号が周波数誤差信号として出力される。 一方、計測値が「１４」となった場合、データ読み取りクロックによって、その後の信号の立ち上がり又は立ち下がりまでを計測し、この計測結果に基づき、互いに異なる幅を有するパルス信号が周波数誤差信号として出力され、出力された周波数誤差信号は第２のチャージポンプ７０で電圧に変換されて、第２の低域通過フィルタ８０、第２の電圧電流変換器４２ｂ、電流加算器９０を介して、制御電流が電流制御発振器４２に供給され、所定の周波数の信号が出力される。

【０１０８】ＥＦＭｐｌｕｓ信号の立ち上がりから立ち下がりまで、または立ち下がりから立ち上がりまでを計測し、計測値が「１４」となった場合で、その後の信号の立ち上がり又は立ち下がりまでの計測値が「４」の場合、周波数誤差信号はセンター値を出力し、データ読み取りクロックとＥＦＭｐｌｕｓ信号との周波数が同期していることになる。

【０１０９】そして周波数誤差信号がセンター値を出力し、データ読み取りクロックとＥＦＭｐｌｕｓ信号の周波数が同期したのち、第２の電圧電流変換器４１ｂからの出力電流値をオフセット電流として、位相比較器１０
におけるデータ読み取りクロックとＥＦＭｐｌｕｓ信号のエッジの比較により位相誤差の検出が行われ、第１のチャージポンプ２０、第１、第２のループフィルタ３０
−１、３０−２、第１の電圧電流変換器４１ａ、電流加算器９０、電流制御発振器４２ｂ、分周器５０のループによって、データ読み取りクロックとＥＦＭｐｌｕｓ信号の位相が同期（ロック）するように引き込み動作が行われる。 その際、分周器５０の分周値は、周波数同期時の値に固定されている。 なお、図７、図９、及び周波数比較器等についての詳細は、本願出願人による特許出願である特願平１０−１８８５６号（本願出願時未公開）
等の記載が参照される。

【０１１０】ＥＦＭ信号（もしくはＥＦＭｐｌｕｓ信号）とデータ読み出し用クロック（ＲＤＣＫ）を入力とする位相比較器１０からの位相比較結果出力を第１のチャージポンプ２０で電圧出力し、第１、第２のループフィルタ３０−１、３０−２で高調波成分をカットし、第１、第２のループフィルタ３０−１、３０−２の差動出力を第１の電圧電流変換器４１ａで電流に変換した位相同期系の電流と、ＥＦＭ信号とデータ読み出し用クロック（ＲＤＣＫ）を入力とする周波数比較器６０の出力を受ける第２のチャージポンプ７０の出力電圧をローパスフィルタ８０に入力し、ローパスフィルタ８０の出力電圧を第２の電圧電流変換器４１ｂで電流に変換した周波数同期系の出力電流とを、電流加算器９０で加算したものを制御電流として電流制御発振器４２に入力し、その出力を分周器５０に入力し分周器５０の出力をデータ読み出し用クロック（ＲＤＣＫ）として、位相比較器１
０、周波数比較器６０に入力している。

【０１１１】動作開始時には、位相比較器１０、第１のチャージポンプ２０、第１、第２のローパスフィルタ３
０−１、３０−２は、スタンバイ状態とされており、周波数比較器６０、第２のチャージポンプ７０、ローパスフィルタ８０、第２の電圧電流変換器４１ｂ、電流制御発振器４２、分周器５０のループで周波数が同期するように動作する周波数同期制御が行なわれる。 この際、分周器５０の分周値は、ＣＰＵ（図７参照）で実行されるソフトウェアによりデータレート（１倍速、２倍速等）
のクロックスピードに応じた所定値に設定される。

【０１１２】周波数が同期した時点で、第２の電圧電流変換器４１ｂの出力電流は一定値に固定されておりオフセット電流を供給し、位相比較器１０、第１のチャージポンプ２０、第１、第２のローパスフィルタ３０−１、
３０−２、第１の電圧電流変換器４１ａ、電流制御発振器４２、分周器５０のループで位相が同期するように動作する位相同期制御が行なわれる。

【０１１３】また本発明のＰＬＬ回路は、半導体集積回路装置、及びクロック同期型半導体記憶装置において、
外部クロックを入力バッファから入力し、該外部クロックに位相同期した内部クロックを生成して内部回路に供給するクロック同期回路に用いても好適とされる。

【０１１４】そして、本発明のチャージポンプは、その用途がＰＬＬ回路に限定されるものでなく、制御信号に応じて、容量（コンデンサ）の充電及び放電を制御する任意の回路に適用可能である。

【０１１５】なお上記実施例では、ＭＯＳトランジスタによるＰＬＬ回路の構成を例に説明したが、ＰＮＰ、Ｎ
ＰＮ型のバイポーラトランジスタを用いたＰＬＬ回路に対しても同様にして適用される。

【０１１６】

【発明の効果】以上説明したように、本発明によれば、
チャージポンプにおける、ＵＰ動作時の電流とＤＯＷＮ
動作時に出力する電流値の相対比の精度を向上し、位相比較結果を正しく電圧に変換することができる、という効果を奏する。

【０１１７】その理由は、本発明においては、位相比較器から出力されるアップ信号のアクティブ期間に応答して、電圧制御発振器の正転入力端子に端子電圧を供給する第１のループフィルタに対して、第１導電型の第１のトランジスタから、第１の充電電流を供給するとともに、電圧制御発振器の反転入力端子に端子電圧を供給する第２のループフィルタに対して、第２導電型の第１のトランジスタから第１の放電電流を供給し、位相比較器から出力されるダウン信号のアクティブ期間に応答して、第２のループフィルタに対して第１導電型の第２のトランジスタから第２の充電電流を供給するとともに、
第１のループフィルタに対して第２導電型の第２のトランジスタから第２の放電電流を供給し、第１の充電電流（Ｐ１）と第１の放電電流（Ｎ１）の和電流と、第２の充電電流（Ｐ２）と第２の放電電流（Ｎ）の和電流との比（Ｐ１＋Ｎ１）：（Ｐ２＋Ｎ２）が、第１、第２導電型のトランジスタ間の出力特性の相違、及び製造バラツキ等に依存せずに、１対１に設定可能とされているためである。

【０１１８】そして本発明によれば、素子構造の相違するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの出力特性、製造バラツキを補正するための補正回路、調整工程等不要とし、低コスト化を図るとともに、高精度の位相同期を可能としている。

【０１１９】本発明によれば、チャージポンプの電流出力段の同一の導電型のトランジスタ同士の温度特性や電源電圧特性が同じであれば、チャージポンプの電流出力段の素子構造の異なる第１の導電型のトランジスタと第２の導電型のトランジスタの特性が互いに一致していなくても、ＰＬＬ回路の特性の温度依存性や電源電圧依存性を低減することができる。 すなわち、本発明によれば、チャージポンプの電流出力段の第１の導電型のトランジスタと第２の導電型のトランジスタに対して上記特性を合わせるためにトランジスタサイズや製造プロセス等を考慮することを要しなくしており、ＰＬＬ回路の設計期間の短縮を図るとともに、第１の導電型のトランジスタと第２の導電型のトランジスタとを独立して設計できることから、設計自由度を向上している。

【０１２０】さらに本発明のＰＬＬ回路をデータ読み出し装置に適用することで、ジッタに強く、正確にデータの読み出しを行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の基本構成を示す図である。

【図２】本発明の一実施例におけるチャージポンプの構成を説明する図である。

【図３】本発明の一実施例の動作を説明するための図であり、ＵＰ動作とＤＯＷＮ動作時の電圧制御発振器の正転入力端子と反転入力端子の端子電圧の変化の様子を示す図である。

【図４】本発明の一実施例におけるチャージポンプの回路構成の一例を示す図である。

【図５】本発明の一実施例における電圧電流変換回路の構成を示す図である。

【図６】本発明を従来の技術と比較して説明するための図である。

【図７】本発明のＰＬＬ回路が適用されるデータ読み出し装置の構成を示す図である。

【図８】本発明のＰＬＬ回路の別の実施例の構成を示す図である。

【図９】（ａ）は同期パターンを模式的に示す図であり、（ｂ）はＥＦＭ信号の同期パターンについて説明するための図であり、（ｃ）はＥＦＭｐｌｕｓ信号の同期パターンについて説明するための図である。

【図１０】従来のＰＬＬ回路の構成を示す図である。

【図１１】従来のＰＬＬ回路のチャージポンプの構成を説明するための図である。

【図１２】従来のＰＬＬ回路のチャージポンプの構成の一例を示す図である。

【図１３】従来のＰＬＬ回路の電圧制御発振器構成を示す図であり、（ａ）は電圧電流変換回路、（ｂ）は電流制御発振器、（ｃ）はリングオシレータを構成するインバータの一例を示す図である。

【図１４】位相比較器の入力信号とＵＰ及びＤＯＷＮ信号を示すタイミング図である。

【符号の説明】

１０ 位相比較器 ２０、２０′ チャージポンプ ２１ 第１の定電流源 ２２ 第２の定電流源 ２３ 第１のカレントミラー回路 ２４ 第１のカレントミラー回路 ２５ 第３の定電流源 ２６ 第４の定電流源 ２７ 第３のカレントミラー回路 ２８ 第４のカレントミラー回路 ３０′ ループフィルタ ３０−１ 第１のループフィルタ ３０−２ 第２のループフィルタ ４０、４０′ 電圧制御発振器 ４１、４１ａ，４１ｂ、電圧電流変換器 ４２ 電流制御発振器 ６０ 周波数比較器 ７０ チャージポンプ ８０ ローパスフィルタ ９０ 電流加算器（合成器） ３０１〜３０３ インバータ ３０４ コンパレータ ４０１記録ディスク ４０２ 光ヘッド ４０３ モータ ４０４ アンプ ４０５ サーボコントローラ ４０６ フィルタ ４０７ ２値化回路 ４０８ ＰＬＬ回路 ４０９ デコーダ ４１０ 誤り訂正回路 ４１１ ＣＰＵ Ｉ ₀定電流源 ＩＮ 入力信号 ＩＮＶ１、ＩＮＶ２ インバータ ＮＭ１〜ＮＭ６ ＮＭ４１〜ＮＭ４２ ＮチャネルＭＯ
Ｓトランジスタ Ｎ、Ｎ１、Ｎ２ 放電電流 ＯＵＴ 出力信号 Ｐ、Ｐ１、Ｐ２ 充電電流 ＰＭ１〜ＰＭ６ ＰＭ４１〜ＰＭ４６ ＰチャネルＭＯ
Ｓトランジスタ Ｒ、Ｒ１、Ｒ２ 抵抗 Ｃ、Ｃ ₀ 、Ｃ ₁容量（コンデンサ） ＶDD 電源（高電位電源） Ｖref 基準電圧

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5D044 BC02 CC04 GM02 GM11 5J091 AA03 AA43 CA14 CA88 FA05 HA10 HA17 HA42 KA00 KA02 KA09 KA28 KA32 KA42 MA19 SA10 TA01 TA06 5J106 AA04 BB03 CC01 CC24 CC31 CC41 DD13 DD32 EE19 FF09 JJ08 KK05 KK13 KK14 KK32 KK36