技术领域
[0001] 本
申请涉及
电子电路技术领域，特别是涉及一种复用处理电路、晶振复用电路以及电视机。
背景技术
[0002] 目前的电视机
主板通常会用两颗以上相同工作
频率的晶振，分别作为SoC(System-on-a-Chip)和tuner等不同芯片的时钟电路。如果想要降低成本，可以使用单颗晶振同时给SoC和tuner等不同芯片提供参考时钟，采用这种方式需要芯片支持特殊处理的时钟输出功能，否则直接将单颗晶振连接到不同芯片，会产生相互串扰，造成SoC和tuner等不同芯片的时钟参考
信号均不稳定。
[0003] 在电视机的中低端市场，竞争异常激烈，成本压
力大。如果每个芯片均使用单独的晶振电路提供参考时钟，则成本较高。如果要复用晶振，做到单颗晶振同时给多个芯片提供参考时钟，即可有效降低电视机
机芯成本，提升产品竞争力。但目前通常是通过芯片内部特殊处理后再输出
时钟信号的办法实现，使得该项降成本措施依赖并受限于芯片的功能及芯片的供应商，不便于大范围推广。
[0005] 本申请要解决的技术问题是，提供一种复用处理电路、晶振复用电路以及电视机，在不需要芯片具备专
门的晶振处理输出功能的情况下，可用单颗晶振的时钟电路同时为多个芯片提供时钟参考信号，降低了电路的成本，同时避免受限于芯片的功能及芯片的供应商，适用范围广。
[0006] 第一方面，本申请
实施例提供了一种复用处理电路，所述复用处理电路包括：
[0007] 射极跟随器电路，与晶振时钟电路连接，用于增强晶振时钟电路的驱
动能力；
[0008]
谐振电路，与所述射极跟随器电路连接，用于滤除晶振工作频率外的杂波信号对所述第二芯片的干扰；
[0009] 高频
滤波器，与所述谐振电路连接，用于滤除甚高频和超高频的杂波信号；
[0010] 信号匹配模
块，与所述高频滤波器连接，用于使时钟信号满足所述第二芯片的要求。
[0011] 可选地，所述射极跟随器电路，包括：
[0012] 第一
电阻、第二电阻、第三电阻和
三极管；
[0013] 所述第一电阻的第二端与所述三极管的基极连接；所述三极管的集
电极与电源连接，所述三极管的发射极分别与所述第二电阻的第一端和所述第三电阻的第一端连接；所述第三电阻的第二端接地。
[0014] 可选地，所述谐振电路，包括：
[0015] 电感和第一电容；
[0016] 所述电感的第一端与所述第二电阻的第二端连接；所述电感的第二端与所述第一电容的第一端连接。
[0017] 可选地，所述高频滤波器，包括：
[0018] 第二电容；
[0019] 所述第二电容的第一端与所述第一电容的第二端连接，所述第二电容的第二端接地。
[0020] 可选地，所述信号匹配模块，包括：
[0021] 第四电阻；
[0022] 所述第四电阻的第一端与所述第一电容的第二端连接。
[0023] 第二方面，本申请实施例提供了一种晶振复用电路，晶振复用电路包括：
[0024] 晶振时钟电路、至少两个芯片和至少一个
权利要求1至5中任一项所述复用处理电路，其中，所述晶振时钟电路为芯片提供时钟信号；
[0025] 所述第一芯片与所述晶振时钟电路的输入端连接，所述晶振时钟电路的输出端与复用处理电路的第一端连接，所述复用处理电路的第二端与第二芯片连接。
[0026] 所述晶振复用电路包括：
[0027] 多个复用处理电路，第一芯片和多个第二芯片，其中，所述第二芯片的数量与所述复用处理电路的数量一致；
[0028] 复用处理电路的第一端与所述晶振时钟电路的输出端连接，所述复用处理电路的第二端与第二芯片连接。
[0029] 可选地，所述晶振时钟电路，包括：
[0031] 第四电容的第一端与所述
晶体振荡器的第一端连接；
[0032] 第三电容的第一端与所述晶体振荡器的第三端连接；
[0033] 第三电容的第二端、第四电容的第二端、所述晶体振荡器的第二端和所述晶体振荡器的第四端均接地；
[0034] 第三电容的第一端为输出端、第四电容的第一端为输入端。
[0035] 第三方面，本申请实施例提供了一种电视机，所述电视机包括上述晶振复用电路。
[0036] 与现有技术相比，本申请实施例具有以下优点：
[0037] 根据本申请实施方式提供的复用处理电路，射极跟随器电路，与晶振时钟电路连接，用于增强晶振时钟电路的驱动能力；谐振电路，与所述射极跟随器电路连接，用于滤除晶振工作频率外的杂波信号对所述第二芯片的干扰；高频滤波器，与所述谐振电路连接，用于滤除甚高频和超高频的杂波信号；信号匹配模块，与所述高频滤波器连接，用于使时钟信号满足所述第二芯片的要求。通过本方法复用处理电路，在不需要芯片具备专门的晶振处理输出功能的情况下，可用单颗晶振的时钟电路同时为多个芯片提供时钟参考信号，降低了电路的成本，同时避免受限于芯片的功能及芯片的供应商，适用范围广。
附图说明
[0038] 为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0039] 图1为本申请实施例中一种晶振复用电路的电路图；
[0040] 图2为本申请实施例中另一种晶振复用电路的电路图。
具体实施方式
[0041] 为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0042]
发明人经过研究发现，使用单颗晶振同时给SoC和tuner等不同芯片提供参考时钟时，需要芯片支持特殊处理的时钟输出功能，否则直接将晶振信号连接到不同芯片，会产生相互串扰，造成SoC和tuner等不同芯片的时钟参考信号均不稳定，使得该项降成本措施依赖并受限于芯片的功能及芯片的供应商，不便于大范围推广。
[0043] 为了解决上述问题，在本申请实施例中，通过使用复用处理电路，在不需要芯片具备专门的晶振处理输出功能的情况下，可用单颗晶振的时钟电路同时为多个芯片提供时钟参考信号，降低了电路的成本，同时避免受限于芯片的功能及芯片的供应商，适用范围广。
[0044] 下面结合附图，详细说明本申请的各种非限制性实施方式。
[0045] 本申请实施例提供了一种复用处理电路，如图1所示，所述复用处理电路10包括：
[0046] 射极跟随器电路100，与晶振时钟电路20连接，用于增强晶振时钟电路的驱动能力；
[0047] 谐振电路102，与所述射极跟随器电路100连接，用于滤除第一芯片30工作频率外的杂波信号对所述第二芯片40的干扰；
[0048] 高频滤波器104，与所述谐振电路102连接，用于滤除甚高频和超高频的杂波信号；
[0049] 信号匹配模块106，与所述高频滤波器104连接，用于使时钟信号满足所述第二芯片40的要求。
[0050] 在本申请实施例中，射极跟随器电路100，可增强传统晶振时钟电路的驱动能力，使单颗晶振的时钟电路可同时给多个芯片提供时钟参考信号，而且可以隔离第二芯片接入时钟信号后对晶振时钟幅度的影响，防止其拉低第一芯片的时钟信号，导致第一芯片工作异常；谐振电路102，谐振频率接近晶振工作频率，起到
带通滤波器的作用，滤除晶振工作频率外的其他大部分杂波信号对第二芯片的干扰；高频滤波器104，滤除线路上甚高频、超高频段的杂波信号对第二芯片的干扰；信号匹配模块106，根据第二芯片内部设计阻抗进行配置，使晶振复用后的时钟信号可满足第二芯片内部阻抗要求。
[0051] 也就是说，传统的晶振时钟电路经过由第一电阻R1、第二电阻R2、第三电阻R3和三极管组成的射极跟随器电路100增强驱动，再经过电感L1和第一电容C1组成的谐振电路102滤除大部分晶振工作频率外的杂波信号，再经过高频滤波器104滤除甚高频、超高频段的杂波信号，再经过信号匹配模块106进行第二芯片内部阻抗的匹配，最终提供稳定的时钟参考信号给第二芯片40，同时射极跟随器电路100隔离第二芯片对第一芯片时钟参考信号的影响。
[0052] 在本申请实施例中，通过晶振复用电路可以使所述晶振时钟电路为多个芯片提供同时时钟信号。第一芯片可以是SoC芯片，第二芯片可以是Tuner芯片。
[0053] 在一种可选实施方式中，第一电阻为1kΩ，三极管的型号是S9018，第二电阻为10Ω，第三电阻为220Ω，第一电感为560nH，第一电容为82pF，第二电容为6.8pF，第四电阻为750Ω，电源
电压为5V。
[0054] 在本申请实施例中，所述射极跟随器电路100包括：
[0055] 第一电阻R1、第二电阻R2、第三电阻R3和三极管；
[0056] 所述第一电阻R1的第二端与所述三极管的基极连接；所述三极管的集电极与电源连接，所述三极管的发射极分别与所述第二电阻R2的第一端和所述第三电阻R3的第一端连接；所述第三电阻R3的第二端接地。
[0057] 在本申请实施例中，所述谐振电路102包括：
[0058] 电感L1和第一电容C1；
[0059] 所述电感L1的第一端与所述第二电阻R2的第二端连接；所述电感L1的第二端与所述第一电容C1的第一端连接。
[0060] 在本申请实施例中，所述高频滤波器104包括：
[0061] 第二电容C2；
[0062] 所述第二电容C2的第一端与所述第一电容C1的第二端连接，所述第二电容C2的第二端接地。
[0063] 在本申请实施例中，所述信号匹配模块包括：
[0064] 第四电阻R4；
[0065] 所述第四电阻R4的第一端与所述第一电容C1的第二端连接。
[0066] 本申请实施例提供了一种晶振复用电路，如图1所示，所述晶振复用电路包括：
[0067] 晶振时钟电路20、至少两个芯片和至少一个上述复用处理电路10，其中，所述晶振时钟电路为芯片提供时钟信号；
[0068] 所述第一芯片30与所述晶振时钟电路20的输入端连接，所述晶振时钟电路20的输出端与复用处理电路10的第一端连接，所述复用处理电路10的第二端与第二芯片40连接。
[0069] 在本申请实施例中，通过晶振复用电路可以使所述晶振时钟电路为多个芯片同时提供时钟信号。第一芯片可以是SoC芯片，第二芯片可以是Tuner芯片。
[0070] 在本申请实施例的一种可选方式中，可以通过一个复用处理电路与晶振时钟电路连接，为两个芯片同时提供时钟信号，下面以第一芯片为SoC芯片，第二芯片为Tuner芯片举例说明。
[0071] SoC芯片与晶振时钟电路的输入端连接，晶振时钟电路的输出端分别与SoC芯片和复用处理电路中的第一电阻的第一端连接，复用处理电路中的第四电阻的第二端与Tuner芯片连接。其中，复用处理电路的结构已在上文说明，此处不再赘述。
[0072] 在本申请实施例的另一种可选方式中，可以通过一个复用处理电路与晶振时钟电路连接的方式，为两个以上的芯片同时提供时钟信号，如图2所示，此时，所述晶振复用电路包括：
[0073] 多个复用处理电路，第一芯片和多个第二芯片，其中，所述第二芯片的数量与所述复用处理电路的数量一致；
[0074] 复用处理电路的第一端与所述晶振时钟电路的输出端连接，所述复用处理电路的第二端与第二芯片连接。
[0075] 在本申请实施例中，与复用处理电路中第四电阻的第二端连接的芯片即为第二芯片，第二芯片的种类可以不同，例如，第二芯片可以是Tuner、Demodulator和MCU等。所述第二芯片的数量与所述复用处理电路的数量一致，即每个第二芯片通过一个复用处理电路与晶振时钟电路连接。下面以一个SoC芯片、一个Tuner芯片、一个Demodulator举例说明，其中，第一芯片为SoC芯片，第二芯片为Demodulator芯片和Tuner芯片。
[0076] 具体地，如图2所示，该晶振复用电路包括：一个晶振时钟电路、一个SoC芯片、一个Tuner芯片、一个Demodulator和两个复用处理电路。
[0077] SoC芯片与晶振时钟电路的输入端连接，晶振时钟电路的输出端分别与SoC芯片、两个复用处理电路中的第一电阻的第一端分别连接，一个复用处理电路10中的第四电阻R4的第二端与Tuner芯片40连接，另一个复用处理电路11中的第四电阻R4的第二端与Demodulator芯片41连接。其中，复用处理电路的结构已在上文说明，此处不再赘述。
[0078] 在本申请实施例中，所述晶振时钟电路20，包括：
[0079] 第三电容C3、第四电容C4和晶体振荡器Z1；
[0080] 第四电容C4的第一端与所述晶体振荡器Z1的第一端连接；
[0081] 第三电容C3的第一端与所述晶体振荡器Z1的第三端连接；
[0082] 第三电容C3的第二端、第四电容C4的第二端、所述晶体振荡器Z1的第二端和所述晶体振荡器Z1的第四端均接地；
[0083] 第三电容C3的第一端为输出端、第四电容C4的第一端为输入端。
[0084] 在本申请实施例中，晶振时钟电路20的输入端XI与SoC芯片连接，晶振时钟电路20的输出端XO分别与SoC芯片和复用处理电路10中的第一电阻R1的第一端连接；复用处理电路10中第四电阻R4的第二端与Tuner芯片连接。
[0085] 在一种可选实施方式中，晶体振荡器为24MHz，第三电容为18pF，第四电容为18pF。
[0086] 本申请实施例提供了一种电视机，所述电视机包括上述晶振复用电路。
[0087] 通过本申请中的复用处理电路，在不需要SoC芯片具备专门的晶振处理输出功能的情况下，可用单颗晶振的时钟电路同时为多个芯片提供时钟参考信号，降低了电路的成本，同时避免受限于芯片的功能及芯片的供应商，适用范围广。
[0088] 以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本
说明书记载的范围。
[0089] 以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明
专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干
变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
