半导体装置及其制造方法
阅读：432发布：2021-06-07
专利汇可以提供半导体装置及其制造方法专利检索，专利查询，专利分析的服务。并且实施方式提供一种能够良好地贴合多个 半导体 衬底上的材料层的半导体装置及其制造方法。实施方式的半导体装置具备第1半导体衬底、第1绝缘膜、第1金属层、第1 电极 部、第2半导体衬底、第2绝缘膜、及第2电极部。第1绝缘膜设置在第1半导体衬底的第1面，且形成着第1槽。第1金属层被覆第1槽的内表面。第1电极部设置在第1金属层上并嵌入至第1槽内。第2半导体衬底具有与第1半导体衬底的第1面对向的第2面。第2绝缘膜设置在第2半导体衬底的第2面，与第1绝缘膜贴合，且形成着第2槽。第2电极部嵌入至第2槽内，并与第1电极部连接。第1金属层的端部比第1绝缘膜的表面更向第1半导体衬底侧凹陷。，下面是半导体装置及其制造方法专利的具体信息内容。
1.一种半导体装置，具备：
第1半导体衬底；
第1绝缘膜，设置在所述第1半导体衬底的第1面，且形成着第1槽；
第1金属层，被覆所述第1槽的内表面；
第1电极部，设置在所述第1金属层上并嵌入至所述第1槽内；
第2半导体衬底，具有与所述第1半导体衬底的所述第1面对向的第2面；
第2绝缘膜，设置在所述第2半导体衬底的所述第2面，与所述第1绝缘膜贴合，且形成着第2槽；以及
第2电极部，嵌入至所述第2槽内，并与所述第1电极部连接；
所述第1金属层的端部比所述第1绝缘膜的表面更向所述第1半导体衬底侧凹陷。
2.根据权利要求1所述的半导体装置，其还具备第2金属层，所述第2金属层设置在所述第2绝缘膜与所述第2电极部之间，且
所述第2金属层的端部比所述第2绝缘膜的表面更向所述第2半导体衬底侧凹陷。
3.根据权利要求2所述的半导体装置，其在所述第1金属层的端部与所述第2绝缘膜或所述第2电极部之间设置着所述第1或第2电极部的材料，且
在所述第2金属层的端部与所述第1绝缘膜或所述第1电极部之间设置着所述第1或第2电极部的材料。
4.根据权利要求3所述的半导体装置，其中所述第1及第2绝缘膜包含硅氧化膜，所述第1及第2电极部包含铜，
所述第1及第2金属层包含钛。
5.一种半导体装置的制造方法，包括如下步骤：
在第1半导体衬底的第1面形成第1绝缘膜；
在所述第1绝缘膜形成第1槽；
在所述第1槽的内表面形成第1金属层；
向所述第1槽内填充第1电极部的材料；
对所述第1金属层及所述第1电极部进行研磨直至所述第1绝缘膜露出；
选择性地对所述第1金属层进行蚀刻，使所述第1金属层的端部比所述第1绝缘膜的表面更向所述第1半导体衬底侧凹陷；
在第2半导体衬底的第2面形成第2绝缘膜；
在所述第2绝缘膜形成第2槽；
在所述第2槽的内表面形成第2金属层；
向所述第2槽内填充第2电极部的材料；
对所述第2金属层及所述第2电极部进行研磨直至所述第2绝缘膜露出；
选择性地对所述第2金属层进行蚀刻，使所述第2金属层的端部比所述第2绝缘膜的表面更向所述第2半导体衬底侧凹陷；
以使所述第1绝缘膜与所述第2绝缘膜对向的方式将所述第1半导体衬底与所述第2半导体衬底贴合，由此将所述第1绝缘膜与所述第2绝缘膜连接；以及
将所述第1电极部与所述第2电极部连接。
6.根据权利要求5所述的半导体装置的制造方法，其在将所述第1电极部与所述第2电极部连接的步骤中，对所述第1及第2半导体衬底进行热处理。
7.根据权利要求6所述的半导体装置的制造方法，其通过所述第1及第2半导体衬底的热处理，在所述第1金属层与所述第2绝缘膜或所述第2电极部之间导入所述第1或第2电极部的材料，且
通过所述第1及第2半导体衬底的热处理，在所述第2金属层与所述第1绝缘膜或所述第
1电极部之间导入所述第1或第2电极部的材料。
8.根据权利要求7所述的半导体装置的制造方法，其中在对所述第1金属层及所述第1电极部进行研磨直至所述第1绝缘膜露出时，所述第1金属层比所述第1绝缘膜及所述第1电极更加突出，
在对所述第2金属层及所述第2电极部进行研磨直至所述第2绝缘膜露出时，所述第2金属层比所述第2绝缘膜及所述第2电极更加突出。
9.根据权利要求8所述的半导体装置的制造方法，其中所述第1电极部及所述第2电极部包含通过电镀而形成的铜，
所述第1金属层及所述第2金属层的蚀刻使用过氧化氢水。
半导体装置及其制造方法
[0001] [相关申请]
技术领域
[0003] 本实施方式涉及一种半导体装置及其制造方法。
背景技术
[0004] 正在开发将多个半导体衬底贴合以将分别形成在该多个半导体衬底的电极等相互连接的技术。然而，存在当使半导体衬底上的材料层平坦化时其一部分突出的情况。在该情况下，当贴合半导体衬底时，存在于半导体衬底间的界面形成间隙而导致产生电极间的连接不良或者半导体衬底间的贴合不良的顾虑。发明内容
[0005] 实施方式提供一种能够良好地贴合多个半导体衬底上的材料层的半导体装置及其制造方法。
[0006] 实施方式的半导体装置具备第1半导体衬底、第1绝缘膜、第1金属层、第1电极部、第2半导体衬底、第2绝缘膜、及第2电极部。第1绝缘膜设置在第1半导体衬底的第1面，且形成着第1槽。第1金属层被覆第1槽的内表面。第1电极部设置在第1金属层上并嵌入至第1槽内。第2半导体衬底具有与第1半导体衬底的第1面对向的第2面。第2绝缘膜设置在第2半导体衬底的第2面，与第1绝缘膜贴合，且形成着第2槽。第2电极部嵌入至第2槽内，并与第1电极部连接。第1金属层的端部比第1绝缘膜的表面更向第1半导体衬底侧凹陷。附图说明
[0007] 图1是表示本实施方式的半导体装置的配线部分的一例的剖视图。
[0008] 图2是表示图1的虚线框B内的构成例的剖视图。
[0009] 图3(A)、3(B)、4(A)、4(B)、5(A)、5(B)、6(A)、(B)是表示第1装置D1的制造方法的一例的剖视图。
[0010] 图7(A)及(B)是图6(A)及(B)所示的虚线框B的放大剖视图。
[0011] 图8(A)、8(B)、8(C)、9(A)、9(B)、9(C)是对第1衬底与第2衬底的贴合过程进行说明的图。
[0012] 图10是表示在贴合面偏移的第1及第2装置的一部分的剖视图。
具体实施方式
[0013] 以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下的实施方式中，半导体衬底的上下方向表示将设置着半导体元件的表面或其相反侧的背面设为上的情况下的相对方向，存在与依据重力加速度的上下方向不同的情况。附图是示意图或概念图，各部分的比率等未必与实物相同。在说明书与附图中，对于与关于已出现过的附图而在上文中说明过的要素相同的要素标注相同的符号，并适当省略详细的说明。
[0014] 图1是表示本实施方式的半导体装置的配线部分的一例的剖视图。半导体装置1包含设置在衬底11的第1装置D1、及设置在衬底12的第2装置D2。第1及第2装置D1、D2并无特别限定，例如可为半导体存储器及其控制器。
[0015] (第1装置D1的构成)
[0016] 第1装置D1具备衬底11、绝缘膜21、配线31、接触插塞41、阻挡金属51、及电极部61。
[0018] 在衬底11的表面F11的上方，以被覆半导体元件的方式设置着作为第1绝缘膜的绝缘膜21。绝缘膜21例如使用硅氧化膜等绝缘膜。在绝缘膜21与配线31之间设置着挡止膜ST1。挡止膜ST1是作为形成接触插塞41时的蚀刻挡块发挥功能。挡止膜ST1例如使用硅氮化膜等。
[0019] 在绝缘膜21内设置着配线31。配线31经由接点或其它配线电连接在设置在衬底11的半导体元件。另外，在绝缘膜21内设置着接触插塞41。接触插塞41设置在配线31与阻挡金属51或电极部61之间，并将它们电连接。配线31及接触插塞41例如使用铜、铝、钨等低电阻金属。
[0020] 进而，在绝缘膜21内埋设了阻挡金属51及电极部61。作为第1电极部的电极部61嵌入至设置在绝缘膜21的第1槽T1内，并设置在第1槽T1内的阻挡金属51上。电极部61具有在绝缘膜21的表面F21露出的表面(第1电极面)F61。表面F61与绝缘膜21的表面F21几乎成为同一平面。电极部61例如使用铜等导电性金属。
[0021] 作为第1金属层的阻挡金属51设置在绝缘膜21与电极部61之间，抑制电极部61的材料向绝缘膜21扩散。阻挡金属51几乎被覆设置在绝缘膜21的第1槽T1的内表面，且几乎被覆电极部61的表面F61以外的侧面及底面。阻挡金属51的端部的表面F51比绝缘膜21的表面F21更向衬底11侧凹陷。阻挡金属51例如使用钛等导电性金属。关于阻挡金属51的端部附近的构成，参照图2在下文中进行说明。
[0022] (第2装置D2的构成)
[0023] 第2装置D2具备衬底12、绝缘膜22、配线32、接触插塞42、阻挡金属52、及电极部62。第2装置D2具有与第1装置D1类似的配线构成，但上下关系相对于第1装置D1颠倒。第2装置D2在绝缘膜22与第1装置D1的绝缘膜21贴合。绝缘膜21与绝缘膜22的贴合面表示成Fa。
[0024] 作为第2半导体衬底的衬底12例如为硅衬底，具有与衬底11的表面F11对向的表面(第2面)F12。在衬底12的表面F12设置着半导体元件(未图示)。
[0025] 在衬底12的表面F12的上方，以被覆半导体元件的方式设置着作为第2绝缘膜的绝缘膜22。绝缘膜22例如使用硅氧化膜等绝缘膜。绝缘膜22在贴合面Fa贴合于第1装置D1的绝缘膜21。在绝缘膜22与配线32之间设置着挡止膜ST2。挡止膜ST2是作为形成接触插塞42时的蚀刻挡块发挥功能。挡止膜ST2例如使用硅氮化膜等。
[0026] 在绝缘膜22内设置着配线32。配线32经由接点或其它配线电连接在设置在衬底12的半导体元件。另外，在绝缘膜22内设置着接触插塞42。接触插塞42设置在配线32与阻挡金属52或电极部62之间，并将它们电连接。配线32及接触插塞42例如使用铜、铝、钨等低电阻金属。
[0027] 进而，在绝缘膜22内埋设着阻挡金属52及电极部62。作为第2电极部的电极部62嵌入至设置在绝缘膜22的第2槽T2内，并设置在第2槽T2内的阻挡金属52上。电极部62具有在绝缘膜22的表面F22露出的表面(第2电极面)F62。表面F62与绝缘膜22的表面F22几乎成为同一平面。电极部62在贴合面Fa与第1装置D1的电极部61连接。电极部62例如使用铜等导电性金属。
[0028] 作为第2金属层的阻挡金属52设置在绝缘膜22与电极部62之间，抑制电极部62的材料向绝缘膜22扩散。阻挡金属52几乎被覆设置在绝缘膜22的第2槽T2的内表面，且几乎被覆电极部62的表面F62以外的侧面及底面。阻挡金属52的端部的表面F52比绝缘膜22的表面F22更向衬底12侧凹陷。阻挡金属52例如使用钛等导电性金属。关于阻挡金属52的端部附近的构成，参照图2进行说明。
[0029] 图2是表示图1的虚线框B内的构成例的剖视图。第1装置D1的绝缘膜21与第2装置D2的绝缘膜22在贴合面Fa被贴合。电极部61与电极部62也是在贴合面Fa被贴合。在该情况下，绝缘膜21的表面F21及绝缘膜22的表面F22几乎与贴合面Fa一致。电极部61的表面F61及电极部62的表面F62也几乎与贴合面Fa一致。此外，电极部61及电极部62只要相互连接即可，表面F61、F62的界面可以从贴合面Fa向上下方向略微偏移。
[0030] 另一方面，阻挡金属51的端部E51的表面F51比绝缘膜21的表面F21更向衬底11侧凹陷。另外，表面F51比电极部61的表面F61更向衬底11侧凹陷。因此，阻挡金属51从绝缘膜21的表面F21及电极部61的表面F61(也就是贴合面Fa)凹陷。电极部61或62的材料(例如铜)进入阻挡金属51的凹部(表面F51与贴合面Fa之间)。
[0031] 阻挡金属52的端部E52的表面F52比绝缘膜22的表面F22更向衬底12侧凹陷。进而，阻挡金属52的端部E52的表面F52比电极部62的表面F62更向衬底12侧凹陷。因此，阻挡金属52从绝缘膜22的表面F22及电极部62的表面F62(也就是贴合面Fa)凹陷。电极部61或62的材料(例如铜)进入阻挡金属52的凹部(表面F52与贴合面Fa之间)。如此，在阻挡金属51的端部E51与阻挡金属52的端部E52之间的间隙设置电极部61、62的材料。
[0032] 如下所述，在刚将衬底11、12贴合后，在阻挡金属51的端部E51与阻挡金属52的端部E52之间存在间隙。通过之后的热处理而电极部61、62的材料(例如铜)膨胀，电极部61、62的材料进入阻挡金属51的端部E51与阻挡金属52的端部E52之间。因此，结果将电极部61、62的材料设置在阻挡金属51的端部E51与阻挡金属52的端部E52之间。
[0033] 此外，参照图10在下文中进行说明，阻挡金属51的端部E51的表面F51与阻挡金属52的端部E52的表面F52未必相互对向。当阻挡金属51、52的位置在贴合面Fa内偏移时，也存在阻挡金属51的端部E51与绝缘膜22或电极部62对向的情况。也存在阻挡金属52的端部E52与绝缘膜21或电极部61对向的情况。在该情况下，电极部61、62的材料(例如铜)进入阻挡金属51的端部E51与绝缘膜22或电极部62之间。电极部61、62的材料(例如铜)进入阻挡金属52的端部E52与绝缘膜21或电极部61之间。
[0034] 如上所述，通过使阻挡金属51的端部E51比绝缘膜21的表面F21更向衬底11侧凹陷，当将衬底11、12相互贴合时，阻挡金属51不会碰触绝缘膜22、阻挡金属52或电极部62，从而不会妨碍绝缘膜21与绝缘膜22之间的贴合。同样地，通过使阻挡金属52的端部E52比绝缘膜22的表面F22更向衬底12侧凹陷，当将衬底11、12相互贴合时，阻挡金属52不会触碰绝缘膜21、阻挡金属51或电极部61，从而不会妨碍绝缘膜21与绝缘膜22之间的贴合。由此，能够抑制电极部61、62间的连接不良、或者衬底11、12的贴合不良。
[0035] 另一方面，阻挡金属51、52的端部E51、E52的凹部使绝缘膜21、22的表面F21、F22间产生间隙。然而，在热处理中，电极部61、62的材料进入该间隙。因此，结果表面F21、F22间的间隙被电极部61、62的材料掩埋。另外，即便电极部61与电极部62之间存在间隙，也会因热处理中的电极部61、62的材料膨胀而将该间隙掩埋
[0036] 此外，可像图2所示那样阻挡金属51、52双方都凹陷，也可以为阻挡金属51、52中的其中一个凹陷。原因在于即便只有阻挡金属51、52中的其中一个凹陷，也能够在某种程度上抑制第1装置D1与第2装置D2之间的间隙。
[0037] 接着，对第1及第2装置D1、D2的制造方法进行说明。
[0038] 图3(A)～图6(B)是表示第1装置D1的制造方法的一例的剖视图。此外，第2装置D2在平面布局上有时候也与第1装置D1不同，但只要通过基本相同的制造方法形成即可。因此，对第1装置D1的制造方法进行说明，而适当省略第2装置D2的制造方法的说明。图3(A)～图7(B)的括号内的参照编号与第2装置D2的构成要素对应。
[0039] 首先，在衬底11的表面(第1面)F11上形成晶体管等半导体元件(未图示)。接着，如图3(A)所示，在衬底11的表面F11的上方形成被覆半导体元件的层间绝缘膜ILD1，在层间绝缘膜ILD1内形成配线31。进而，在层间绝缘膜ILD1及配线31上形成挡止膜ST1及绝缘膜(第1绝缘膜)21。挡止膜ST1例如为硅氮化膜，绝缘膜21例如为硅氧化膜。
[0040] 接着，在绝缘膜21上堆积掩模材70，并使用光刻胶技术及蚀刻技术对掩模材70进行加工，形成通孔VH1的图案。掩模材70例如使用硅氧化膜等绝缘膜。
[0041] 接着，如图3(B)所示，将掩模材70用作掩模，并利用RIE(Reactive Ion Etching，反应性离子蚀刻)法对绝缘膜21进行加工。由此，在绝缘膜21形成通孔VH1。此时，挡止膜ST1是作为蚀刻挡块发挥功能，通孔VH1形成至挡止膜ST1的表面。
[0042] 将掩模材70去除后，如图4(A)所示，将掩模材80堆积在通孔VH1内及绝缘膜21上。掩模材80例如使用硅氧化膜等绝缘膜。接着，使用光刻胶技术在掩模材80上形成抗蚀剂82，并将电极部61的形成区域的抗蚀剂82去除。
[0043] 接着，如图4(B)所示，将抗蚀剂82用作掩模，对掩模材80进行蚀刻。由此，将电极部61的形成区域的掩模材80去除。此外，通孔VH1内的掩模材80的一部分残留下来。
[0044] 接着，如图5(A)所示，将掩模材80用作掩模，并利用RIE法对绝缘膜21进行蚀刻。由此，将电极部61的形成区域的绝缘膜21去除，形成作为第1槽的沟槽TR1。此时，电极部61的形成区域的绝缘膜21的一部分残留，且通孔VH1残留在绝缘膜21的下部。此外，通过该蚀刻将通孔VH1内的掩模材80。
[0045] 接着，对位于通孔VH1的底部的挡止膜ST1进行蚀刻，由此，如图5(A)所示，使配线31在通孔VH1的底部露出。
[0046] 将掩模材80去除后，在通孔VH1的内表面及沟槽TR1的内表面被覆作为第1金属层的阻挡金属51。进而，在阻挡金属51上堆积电极部61的材料，将作为第1电极部的电极部61的材料填充至沟槽TR1内。阻挡金属51例如使用钛。电极部61的材料例如使用铜。
[0047] 接着，如图6(A)所示，使用CMP(Chemical Mechanical Polishing，化学机械研磨)法对电极部61及阻挡金属51的材料进行研磨直至绝缘膜21露出。由此，形成嵌入至沟槽TR1及通孔VH1内的电极部61及阻挡金属51。
[0048] 此处，即便利用CMP法平坦化，也存在阻挡金属51从绝缘膜21或电极部61略微突出的情况。例如，图7(A)是图6(A)所示的虚线框B的放大剖视图。在图7(A)中示出刚利用CMP法平坦化后的阻挡金属51的端部E51及其周边。绝缘膜21与电极部61被平坦化成几乎相同的高度，阻挡金属51的端部E51的表面F51比绝缘膜21的表面F21及电极部61的表面F61更向远离衬底11的方向DR1突出。例如，相对于绝缘膜21的表面F21的阻挡金属51的表面F51的高度(突出的高度)约为8nm。如果阻挡金属51的端部E51以如上方式突出，那么如上所述，当使衬底11与衬底12贴合时，会导致在绝缘膜21与绝缘膜22之间产生间隙。
[0049] 因此，在本实施方式中，如图6(B)所示，在对阻挡金属51及电极部61进行研磨后，选择性地对阻挡金属51进行蚀刻，使其端部E51比电极部61的表面F61及/或绝缘膜21的表面F21更向衬底11侧凹陷。例如，图7(B)是图6(B)所示的虚线框B的放大剖视图。在图7(B)中示出通过CMP法平坦化并对阻挡金属51进行蚀刻后的阻挡金属51的端部E51及其周边。阻挡金属52的端部E51的表面F51通过阻挡金属51的蚀刻比绝缘膜21的表面F21及/或电极部61的表面F61更向衬底11的方向(与DR1相反的方向)凹陷。通过使阻挡金属51的端部E51如上所述那样凹陷，当使衬底11与衬底12贴合时，能够抑制在绝缘膜21与绝缘膜22之间产生间隙。所述情况能够抑制电极部61、62间的连接不良或者绝缘膜21、22间的贴合不良。
[0050] 在阻挡金属51例如使用钛、电极部61例如使用铜的情况下，阻挡金属51的蚀刻使用利用过氧化氢水的湿式蚀刻法。由此，能够选择性地对阻挡金属51进行蚀刻来使其凹陷。
[0051] 如此，形成第1装置D1。如图(A)～图7(B)的括号内的参照符号所示，也能够以与第1装置D1相同的方式形成第2装置D2。
[0052] 例如，在衬底11的表面(第2面)F12上形成半导体元件(未图示)，在衬底11的表面F11的上方形成层间绝缘膜ILD2、配线32、挡止膜ST2及绝缘膜(第2绝缘膜)22(图3(A))。
[0053] 接着，将挡止膜ST2用作蚀刻挡块在绝缘膜22形成通孔VH2后，将电极部62的形成区域的绝缘膜22去除，形成作为第2槽的沟槽TR2(图3(B)～图5(A))。
[0054] 接着，将挡止膜ST2去除而使配线32露出后，堆积阻挡金属52及电极部62的材料，将作为第2电极部的电极部62的材料填充至沟槽TR2内(图5(B))。
[0055] 接着，对电极部62及阻挡金属52的材料进行研磨直至绝缘膜22露出(图6(A))。此时，端部E52的表面F52比绝缘膜22的表面F22及电极部62的表面F62更向远离衬底12的方向突出。
[0056] 接着，选择性地对阻挡金属52进行蚀刻，使其端部E52比电极部62的表面F62及/或绝缘膜22的表面F22更向衬底12侧凹陷(图6(B)～图7(B))。如此，形成第2装置D2。
[0057] 接着，以使表面F11与表面F12对向的方式将衬底11与衬底12贴合。
[0058] 参照图8(A)～图9(C)对衬底11与衬底12的贴合过程进行说明。图8(A)～图8(C)的括号内的参照编号与衬底12的构成要素对应。
[0059] 首先，如图8(A)所示，从喷嘴100将臭氧水供给至第1衬底11的表面F11上。由此，利用臭氧水将第1衬底11的表面F11上的绝缘膜21、阻挡金属51、电极部61的表面F21、F51、F61洗净。
[0060] 接着，如图8(B)所示，使用等离子产生装置110，利用N2等离子P使绝缘膜21的表面F21活化。由此，在绝缘膜21的表面F21例如形成硅氧化膜的悬键。
[0061] 接着，如图8(C)所示，从喷嘴105供给洗净液(例如纯水)及载气(例如氮气)，将第1衬底11的表面F11二流体洗净。由此，将衬底11的表面F11上的绝缘膜21、阻挡金属51、电极部61的表面F21、F51、F61二流体洗净。与此同时，向形成在绝缘膜21的表面F21的悬键供给水分而使OH基键结在该悬键。由此，绝缘膜21的表面F21被亲水化。
[0062] 关于衬底12，也经过图8(A)～图8(C)所示的步骤，在绝缘膜22的表面F22形成悬键，并使OH基键结在该悬键。由此，绝缘膜22的表面F22也被亲水化。
[0063] 接着，如图9(A)所示，使衬底11的绝缘膜21与衬底12的绝缘膜22对向并对准后贴合。此时，加压机构120将衬底11或衬底12的大致中心沿贴合方向加压，由此使绝缘膜21的表面F21与绝缘膜22的表面F22直接接触。由此，绝缘膜21的表面F21的OH基与绝缘膜22的表面F22的OH基氢键结而衬底11与衬底12被贴合。
[0064] 此处，像参照图7(B)说明那样，阻挡金属51的端部E51的表面F51比绝缘膜21的表面F21及/或电极部61的表面F61更向衬底11的方向凹陷。另外，阻挡金属52的端部E52的表面F52也比绝缘膜22的表面F22及/或电极部62的表面F62更向衬底12的方向凹陷。因此，当将衬底11与衬底12贴合时，阻挡金属51与阻挡金属52之间产生间隙，而绝缘膜21与绝缘膜22无间隙地结合。另一方面，电极部61与电极部62之间也可以存在间隙。原因在于在下述热处理步骤中，电极部61、62的材料膨胀并进入间隙。
[0066] 接着，如图9(C)所示，从LED(Light Emitting Diode，发光二极管)照明140照射红外光并利用线阵相机150对反射光进行拍摄。由此，确认绝缘膜21与绝缘膜22之间是否存在间隙(空隙)。当发现大到容许值以上的间隙时，废弃衬底11、12。
[0067] 接着，对经贴合的衬底11、12进行热处理。例如，将衬底11、12在约300℃的环境中进行约2小时退火。由此，水分从绝缘膜21与绝缘膜22之间的界面解离，而成为硅与氧的键结(Si-O键)。由此，绝缘膜21与绝缘膜22被更牢固地结合。另外，通过该热处理步骤，电极部61、62的金属材料(例如铜)膨胀。由此，即便电极部61与电极部62之间存在间隙，也能够通过金属结合将电极部61与电极部62连接。另外，因为阻挡金属51、52从绝缘膜21、22的表面F21、F22凹陷，所以即便将衬底11、12贴合，也会在阻挡金属51与阻挡金属52之间产生间隙。
然而，通过热处理而电极部61或62的材料进入阻挡金属51与阻挡金属52之间的间隙。由此，如图2所示，将电极部61或62的材料导入至阻挡金属51与阻挡金属52之间。其结果为阻挡金属51与阻挡金属52之间的间隙被电极部61或62的材料填充。
然而，通过热处理而电极部61或62的材料进入阻挡金属51与阻挡金属52之间的间隙。由此，如图2所示，将电极部61或62的材料导入至阻挡金属51与阻挡金属52之间。其结果为阻挡金属51与阻挡金属52之间的间隙被电极部61或62的材料填充。
[0068] 之后，衬底11、12进而被研磨或加工。例如，也可以使用光刻胶技术及蚀刻技术对衬底12进行加工，而使配线32的一部分作为接合垫露出。进而，衬底11、12通过切割而被单片化成半导体芯片。
[0069] 如此一来，根据本实施方式，通过使阻挡金属51的端部E51凹陷，当将第1装置D1与第2装置D2贴合时，能够抑制在绝缘膜21与绝缘膜22之间产生间隙。所述情况能够抑制绝缘膜21、22间的贴合不良。另外，即便在最初贴合时电极部61与电极部62之间及阻挡金属51与阻挡金属52之间存在某种程度的间隙，通过贴合后的热处理而电极部61、62的材料膨胀，由此也会将电极部61与电极部62连接，且将电极部61或62的材料导入至阻挡金属51与阻挡金属52之间的间隙。由此，也抑制电极部61、62间的连接不良。
[0070] 另外，通过使阻挡金属51与阻挡金属52之间的间隙接收电极部61或62的材料，能够抑制电极部61或62的材料扩散至绝缘膜21与绝缘膜22的界面(贴合面)Fa。由此，能够进而提高第1及第2装置D1、D2的良率。
[0071] 此外，如图2所示，优选将衬底11、12精确对准而使阻挡金属51、52的端部E51、E52彼此对向。然而，阻挡金属51、52的端部E51、E52未必对向。例如，图10是表示在贴合面Fa绝缘膜21与绝缘膜22偏移的情况的剖视图。在图10中，绝缘膜21与绝缘膜22沿着与贴合面Fa平行的方向偏移。在该情况下，阻挡金属51的端部E51的表面F51与电极部62的表面F62对向。阻挡金属52的端部E52的表面F52与绝缘膜21的表面F21对向。即便阻挡金属51、52的位置如上所述那样略微偏移，电极部61或62的材料也能够进入阻挡金属51、52之间的间隙，所以不存在问题。因此，即便阻挡金属51、52的位置略微偏移，也能够获得本实施方式的效果。
[0072] 已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并无意图限定发明的范围。这些实施方式能够以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书所记载的发明与其均等的范围内。
[0073] [符号的说明]
[0074] D1 第1装置
[0075] 11 衬底
[0076] 21 绝缘膜
[0077] 31 配线
[0078] 41 接触插塞
[0079] 51 阻挡金属
[0080] 61 电极部
[0081] D2 第2装置
[0082] 12 衬底
[0083] 22 绝缘膜
[0084] 32 配线
[0085] 42 接点
[0086] 52 阻挡金属
[0087] 62 电极部
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