本発明は半導体装置に関し、特に、高温・高出力・高耐圧の超高周波化合物半導体電界効果トランジスタに関する。

窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor：ＨＦＥＴ）（たとえばＧａＮ系ＨＦＥＴ）は、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、その実用化に向けて現在盛んに研究が行われている（たとえば下記非特許文献１参照）。

しかし、ＧａＮ系ＨＦＥＴは、ゲートリーク電流が大きく、これを低減することが重要な課題となっている。 この課題を解決するＨＦＥＴ構造として、ゲート電極の下方の障壁層窒化物半導体上に絶縁膜（ゲート絶縁膜）を積層した、いわゆる絶縁ゲート構造（ＭＩＳ構造：Metal-Insulator-Semiconductor構造）のＨＦＥＴ（ＭＩＳ構造ＨＦＥＴ）が注目されており、ＭＩＳ構造の採用によって、ゲートリーク電流の低減が可能となるとともに、一般に、ゲート耐圧も増大し、その結果として大きなゲート電圧の印加に際してのデバイス信頼性を向上することが可能となる。
M. Asif Khan, et al., IEEE Electron Device Lett. 21, 63-65 (2000).

ＭＩＳ構造ＨＦＥＴのゲート絶縁膜としては、（１）誘電率が高い、（２）絶縁性が高い（バンドギャップが大きい）、また、（３）窒化物半導体と高品質の半導体／絶縁体界面の形成が可能、なる条件を満たす絶縁膜が望ましいが、これらすべての条件を同時に満たす絶縁膜が現在知られていないため、望ましい絶縁膜種や絶縁膜構造に関しての検討が現在進められている。

このような状況の中で、ＧａＮ系ＭＩＳ構造ＨＦＥＴにおいて、ゲートリーク電流をより効果的に低減し、また、大きなゲート電圧の印加に際してのデバイス信頼性の向上も可能とする、ＭＩＳ構造ＨＦＥＴを実現することが望まれていた。

本発明は上記の要望に鑑みてなされたものであり、本発明が解決しようとする課題は、窒化物半導体を用いたＭＩＳ構造ＨＦＥＴにおいて、ゲートリーク電流をより効果的に低減し、また、大きなゲート電圧の印加に際してのデバイス信頼性の向上も可能とする、ＭＩＳ構造ＨＦＥＴを実現することである。

本発明においては、上記課題を解決するために、請求項１に記載のように、
窒化物半導体とゲート電極との間にゲート絶縁膜を有するヘテロ構造電界効果トランジスタである半導体装置において、前記ゲート絶縁膜は、前記窒化物半導体に近い側の第１の絶縁膜と、前記ゲート電極に近い側の第２の絶縁膜とを構成要素とし、前記第１の絶縁膜が、ＨｆＯ _２ 、ＨｆＡｌＯ、ＨｆＯＮ、ＺｒＯ _２を例とする、誘電率が２０以上の絶縁物からなる厚さ４ｎｍ以上２００ｎｍ以下の絶縁膜であり、前記第２の絶縁膜が、ＳｉＯ _２またはＡｌ _２ Ｏ _３からなる厚さ２ｎｍ以上かつ前記第１の絶縁膜の膜厚以下の絶縁膜であることを特徴とする半導体装置を構成する。

また、本発明においては、請求項２に記載のように、
請求項１に記載の半導体装置において、前記ゲート絶縁膜は、前記窒化物半導体と前記第１の絶縁膜との間に挿入された第３の絶縁膜を構成要素とし、前記第３の絶縁膜が、Ｓｉ _３ Ｎ _４からなる厚さ０．５ｎｍ以上２．０ｎｍ以下の薄層であることを特徴とする半導体装置を構成する。

窒化物半導体のヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor：ＨＦＥＴ）の一形態である、絶縁ゲート構造のＨＦＥＴ（ＭＩＳ構造ＨＦＥＴ）において、主要なゲート絶縁膜として、高誘電率膜であるＨｆＯ _２ 、ＨｆＡｌＯあるいはＺｒＯ _２など、誘電率が２０以上の絶縁物の厚膜が積層され、かつ、前記の高誘電率膜の上に、高障壁を有する（すなわちバンドギャップの大きい）ＳｉＯ _２あるいはＡｌ _２ Ｏ _３の薄層膜が積層されていることを特徴とする、２層絶縁ゲート構造を有するＭＩＳ構造ＨＦＥＴを構成することによって、ゲートリーク電流をより効果的に低減し、また、大きなゲート電圧の印加に際してのデバイス信頼性の向上も可能とする、ＭＩＳ構造ＨＦＥＴが実現する。

また、さらに、上記のＭＩＳ構造ＨＦＥＴにおいて、主要なゲート絶縁膜である高誘電率膜（ＨｆＯ _２ 、ＨｆＡｌＯあるいはＺｒＯ _２など、誘電率が２０以上の絶縁物）と、窒化物半導体との間に、高品質の半導体／絶縁体界面を形成するためのＳｉ _３ Ｎ _４の極薄層膜が挿入されていることを特徴とする、３層絶縁ゲート構造を有するＭＩＳ構造ＨＦＥＴを用いることによって、ゲートリーク電流をより効果的に低減し、また、大きなゲート電圧の印加に際してのデバイス信頼性の向上も可能とすることに加えて、いわゆる電流コラプス現象（大きな負のゲート電圧や大きなドレイン電圧を印加した際、それらが大きくない場合に比べて、ドレイン電流が大きく低減してしまう、望ましくない現象）をほぼ消失させることを可能とする、ＭＩＳ構造ＨＦＥＴが実現する。

本発明においては、窒化物半導体を用いたＭＩＳ構造ＨＦＥＴにおいて、窒化物半導体上に、ゲート絶縁膜の主要な構成要素である第１の絶縁膜として、高誘電率膜であるＨｆＯ _２ 、ＨｆＡｌＯあるいはＺｒＯ _２など、誘電率が２０以上の絶縁物の厚膜が形成され、かつ、前記第１の絶縁膜の上に、ゲート絶縁膜の構成要素である第２の絶縁膜として、高障壁を有する（すなわちバンドギャップの大きい）ＳｉＯ _２あるいはＡｌ _２ Ｏ _３の薄層膜が積層されていることを特徴とする、２層絶縁ゲート構造を有するＭＩＳ構造ＨＦＥＴを構成する。

また、さらに、上記のＭＩＳ構造ＨＦＥＴにおいて、第１の絶縁膜（ＨｆＯ _２ 、ＨｆＡｌＯあるいはＺｒＯ _２など、誘電率が２０以上の絶縁物）と窒化物半導体との間に、ゲート絶縁膜の構成要素である第３の絶縁膜として、高品質の半導体／絶縁体界面を形成するための、Ｓｉ _３ Ｎ _４の極薄層膜が挿入されていることを特徴とする、３層絶縁ゲート構造を有するＭＩＳ構造ＨＦＥＴを構成する。

本発明による作用を、図を用いて説明する。

図９は、ＧａＮ系ＨＦＥＴの層構造および電極配置を模式的に示したものである。 図において、障壁層半導体とチャネル層障壁層とからなるる障壁層半導体／チャネル層半導体ヘテロ構造（窒化物半導体１）上に、ソース電極２、ゲート電極３、ドレイン電極４が配置され、電界効果トランジスタが構成されている様子が示されている。

図１０は、ＧａＮ系ＭＩＳ構造ＨＦＥＴの層構造および電極配置を模式的に示したものであり、窒化物半導体１の障壁層半導体上に絶縁膜５が積層され、ゲート電極３下の絶縁膜５が、ゲート絶縁膜としての役割を担う様子が示されている。 なお、図１０においては、ソース・ゲート電極間およびゲート・ドレイン電極間にも、ゲート電極３下と同じ絶縁膜５が積層されているが、前記電極間領域における絶縁膜５は、ゲート絶縁膜としてではなく、表面パッシベーション膜としての役割を担っている。

図１１は、ＨＦＥＴとＭＩＳ構造ＨＦＥＴのゲートリーク電流特性（ゲートリーク電流のゲート電圧依存性）を模式的に示して比較したものであり、ＭＩＳ構造においては、ゲート電極と障壁層半導体の間に絶縁膜（ゲート絶縁膜）が挿入されている結果、逆方向（負）電圧および正方向（正）電圧のゲートリーク電流が低減するとともに、正方向のゲート耐圧（印加可能なゲート電圧）が増大する様子が示されている。 このように、ＧａＮ系ＨＦＥＴにおいては、ＭＩＳ構造を採用することによって、ゲートリーク電流およびゲート耐圧の点で、大きく特性を向上させることが可能となる。

表１は、窒化物半導体および絶縁膜のバンドギャップＥ _ｇおよび誘電率ε（比誘電率）の値を、窒化物半導体ＧａＮ、ＡｌＮ、およびＩｎＮ、ゲート絶縁膜の侯補である絶縁膜Ｓｉ _３ Ｎ _４ 、ＳｉＯ _２ 、Ａｌ _２ Ｏ _３ 、ＺｒＯ _２ 、ＨｆＯ _２に対して示したものであり、特徴による分類がなされている。 最も一般的なゲート絶縁膜は、窒化物半導体との間に高品質の半導体／絶縁体界面が形成可能なＳｉ _３ Ｎ _４であるが、バンドギャップが表１の絶縁膜の中で最も小さく（したがって絶縁性が低く）、誘電率も窒化物半導体よりも小さい。 また、ＳｉＯ _２およびＡｌ _２ Ｏ _３はバンドギャップが大きい絶縁膜、ＺｒＯ _２およびＨｆＯ _２は誘電率の高い絶縁膜、という特徴を有する。

以下に、本発明において採用された絶縁膜種および絶縁膜構造と、その効果について説明する。

まず、ＭＩＳ構造において高誘電率絶縁膜を用いることによって可能となる、膜厚の大きい絶縁ゲート膜を有するＭＩＳ構造の利点を説明する。

図１は、低誘電率・大バンドギャップ（高障壁）のゲート絶縁膜（誘電率ε _ｌｏｗ 、膜厚ｄ _ｌｏｗｋ 、たとえばＳｉＯ _２膜）を有するＭＩＳ構造ＨＦＥＴ（高障壁絶縁膜ＭＩＳ構造ＨＦＥＴ、図１の上部に示す）と、高誘電率・小バンドギャップのゲート絶縁膜（誘電率ε _ｈｉｇｈ 、膜厚ｄ _{ｈｉｇｈｋ} 、たとえば厚膜ＨｆＯ _２膜）を有するＭＩＳ構造ＨＦＥＴ（高誘電率膜ＭＩＳ構造ＨＦＥＴ、図１の下部に示す）のポテンシャル形状を模式的に比較したものであり、ここでは、両構造における真性の利得（相互コンダクタンス）が等しいという条件のもとでの比較とするために、両構造の誘電率と膜厚との間には、ｄ _ｌｏｗｋ /ε _ｌｏｗ ＝ｄ _{ｈｉｇｈｋ} /ε _ｈｉｇｈなる関係が成り立っているものとする（ゲート絶縁膜に対応する絶縁膜容量（ｄ/εに反比例）が利得を決定、容量が大きい方が利得大）。

このように、利得が同じという条件で比較すると、図１に示されているように、高誘電率絶縁膜ＭＩＳ構造は高障壁絶縁膜ＭＩＳ構造に比べて、ゲート絶縁膜の障壁層の高さは低くなるものの、ゲート絶縁膜の膜厚は大きくなる（ｄ _{ｈｉｇｈｋ} ＞ｄ _ｌｏｗｋ ）、というトレードオフ関係が存在する。 ゲート絶縁膜の効果、すわなち、ゲートリーク電流の抑制効果およびゲート耐圧の増大効果は、絶縁膜の障壁層が高く膜厚が大きいほど大きくなるので、前述のトレードオフ関係の結果、ゲート絶縁膜の効果の、両ＭＩＳ構造の真性の絶縁膜物性に依存する相異は、一般に小さくなる。

そこで、両ＭＩＳ構造の優劣を考える際には、真性の絶縁膜物性の相異よりも、窒化物半導体が、現状においては転位や点欠陥などの結晶欠陥を非常に多く含んでいる材料であることを考慮することが重要になってくる。 すなわち、窒化物半導体においては、障壁層半導体表面に欠陥が存在する結果、その上に積層する絶縁膜も前記の欠陥の影響を受けることとなり、絶縁膜の膜質は、たとえばＳｉ上のような完全性の高い結晶表面上に積層する場合とは異なってくる。 このような状況は、たとえば代表的な窒化物半導体障壁層であるＡｌＧａＮにおいて、Ａｌ組成が大きくなると、さらに著しくなる。 その結果、窒化物半導体上のゲート絶縁膜は、絶縁膜形成の初期において、窒化物半導体上の結晶欠陥の影響を受け、真性の絶縁膜物性が必ずしも反映されない領域が部分的に生じ、このような領域が、ゲートリーク電流の電流リーク経路あるいはゲート耐圧の本来の増大の妨げとなるような状況が生じる。 しかし、ゲート絶縁膜の膜厚が小さい時に顕著なこのような状況は、一般に、ゲート絶縁膜の膜厚の増大によって大きく緩和することが可能である。

したがって、ＧａＮ系ＭＩＳ構造ＨＦＥＴにおいては、ＭＩＳ構造において高誘電率絶縁膜を用いることによって可能となる、膜厚の大きい絶縁ゲート膜を有するＭＩＳ構造、すなわち、高誘電率絶縁膜ＭＩＳ構造が、高障壁絶縁膜ＭＩＳ構造に比べて、大きな優位性を有することになる。

図２は、図１に示された高障壁絶縁膜ＭＩＳ構造ＨＦＥＴおよび高誘電率絶縁膜ＭＩＳ構造ＨＦＥＴ（図の下部）の、それぞれ複数のデバイスにおける、ゲートリーク電流特性を模式的に比較したものである。 図中、実線と点線に挟まれた領域がばらつきの範囲を示している。

高障壁絶縁膜ＭＩＳ構造ＨＦＥＴにおいては、絶縁膜の膜厚が小さいために、窒化物半導体の結晶欠陥の影響が露に特性に現れ、ゲート耐圧が本来よりも低下しているデバイスも無視できない割合で存在する（図の上部）のに対して、高誘電率絶縁膜ＭＩＳ構造ＨＦＥＴにおいては、絶縁膜の膜厚が大きいために、前記のような欠点が大きく緩和され、その結果、デバイスによるゲート耐圧のばらつきが消失し、換言すれば、大きなゲート電圧の印加に際してのデバイス信頼性が向上している様子（図の下部）が示されている。

図３は、本発明による、高誘電率高障壁２層絶縁ゲート構造の層構造を模式的に示したものである。 図において、ゲートリーク電流をさらに低減するために、図１における高誘電率絶縁膜ＭＩＳ構造ＨＦＥＴにおいて、第１の絶縁膜６である高誘電率絶縁膜の一部が、第２の絶縁膜７である膜厚の小さい高障壁絶縁膜で置き換えられた、２層絶縁ゲート構造の層構造が示されている。

ここで、図３に示された層構造を有するＭＩＳ構造ＨＦＥＴにおいては、その真性の利得が、図１における高誘電率絶縁膜ＭＩＳ構造ＨＦＥＴの真性の利得と等しくなるように、高障壁層絶縁膜（誘電率ε _ｌｏｗ ）の膜厚（ｄ _ｔｈｉｎ ）を与えた場合、その下に積層されている、主要なゲート絶縁膜としての高誘電率絶縁膜（誘電率ε _ｈｉｇｈ ）の膜厚（ｄ _{ｔｈｉｃｋ} ）は、

ｄ _{ｔｈｉｃｋ} ＝ｄ _{ｈｉｇｈｋ} − (ε _ｈｉｇｈ /ε _ｌｏｗ )ｄ _ｔｈｉｎ

なる関係で与えられているものとする。 すなわち、前記の関係が成り立つ時には、図３における２層絶縁膜（高障壁絶縁膜（誘電率ε _ｌｏｗ 、膜厚ｄ _ｔｈｉｎ ）／高誘電率絶縁膜（誘電率ε _ｈｉｇｈ 、膜厚ｄ _{ｔｈｉｃｋ} ））は、図１における単層の高誘電率絶縁膜（誘電率ε _ｈｉｇｈ 、膜厚ｄ _{ｈｉｇｈｋ} ）と、絶縁膜容量が等しくなり、ＭＩＳ構造ＨＦＥＴの真性の利得は等しくなる。

また、主要なゲート絶縁膜としての高誘電率絶縁膜（第１の絶縁膜６）を用いることによる、膜厚の条件として、

ｄ _{ｔｈｉｃｋ} ≧ｄ _ｔｈｉｎ

なる条件が、本発明の特徴となる。 この時、

ｄ _ｔｈｉｎ ≦｛(ε _ｌｏｗ /(ε _ｈｉｇｈ + ε _ｌｏｗ )}ｄ _{ｈｉｇｈｋ}

であり、ε _ｈｉｇｈ 〜２０とすると、高障壁層絶縁膜がＳｉＯ _２ 、Ａｌ _２ Ｏ _３の時、ｄ _ｔｈｉｎはｄ _{ｈｉｇｈｋ}のそれぞれ１/６、１/３以下となる。

図４は、図３に層構造が示されている本発明による高誘電率高障壁２層ゲート絶縁膜のポテンシャル形状を模式的に示したものであり、主要なゲート絶縁膜である高誘電率絶縁膜の上に、膜厚の小さい高障壁絶縁膜（大バンドギャップ絶縁膜）が積層されている様子が示されている。

高誘電率絶縁膜において、窒化物半導体表面の欠陥による絶縁膜の膜質への悪影響を厚膜化により軽減した状況においては、高誘電率絶縁膜の膜厚をさらに増大させるよりも、膜厚が小さくても高障壁絶縁膜を積層することにより、ゲートリーク電流をより有効に低減することが可能となる。 これは、高誘電率絶縁膜に残存する、定常状態に近づきつつある不完全な構造の影響が、絶縁膜の２層化により新たに形成される絶縁膜界面の存在、および、より高い障壁層の設置によって、有効に断ち切られるためであると考えられる。

図５は、図４に示される、本発明による高誘電率高障壁２層ゲート絶縁膜を用いたＭＩＳ構造ＨＦＥＴの構成を模式的に示したものである。 図において、窒化物半導体１とゲート電極３との間にゲート絶縁膜を有するヘテロ構造電界効果トランジスタであって、該ゲート絶縁膜は、窒化物半導体１に近い側の第１の絶縁膜６（高誘電率絶縁膜）と、ゲート電極３に近い側の第２の絶縁膜７（高障壁絶縁膜）とを構成要素としていることを特徴とするヘテロ構造電界効果トランジスタが示されている。 この場合のゲート絶縁膜は、第１の絶縁膜６と第２の絶縁膜７とを構成要素とする２層ゲート絶縁膜である。

図６は、図５に示された高誘電率高障壁２層ゲート絶縁膜ＭＩＳ構造ＨＦＥＴ（図４にポテンシャル形状を示す）のゲートリーク特性を、単層の高誘電率ゲート絶縁膜ＭＩＳ構造ＨＦＥＴ（図１の下部にポテンシャル形状を示す）のそれと比較して示したものであり、薄層の高障壁絶縁膜（第２の絶縁膜７）を付加した結果、ゲートリーク電流が低減する様子が示されている。 これで、本発明による、高誘電率高障壁２層ゲート絶縁膜の作用が示された。

図７は、本発明による、高誘電率高障壁３層絶縁ゲート構造の層構造と、これを用いたＭＩＳ構造ＨＦＥＴの構成を模式的に示したものである。 図において、高品質の半導体／絶縁体界面の形成が可能なＳｉ _３ Ｎ _４膜（第３の絶縁膜８）を、窒化物半導体１の薄層障壁層半導体と高誘電率絶縁膜（第１の絶縁膜６）の間に、薄層として挿入した層構造が示されている。 すなわち、図７に示された層構造は、図５に示された層構造に、第３の絶縁膜８を付加してなる層構造である。 この第３の絶縁膜８もゲート絶縁膜の構成要素となっていて、この場合のゲート絶縁膜は、第１の絶縁膜６と、第２の絶縁膜７と第３の絶縁膜８とを構成要素とする３層ゲート絶縁膜である。 ここで、Ｓｉ _３ Ｎ _４膜は、良質な界面の形成のためには、膜厚は非常に小さくても十分であり、また、この時には、Ｓｉ _３ Ｎ _４膜の挿入による利得の低下は無視することができる。

図８に、本発明による、極薄膜のＳｉ _３ Ｎ _４膜（第３の絶縁膜８）が挿入された高誘電率高障壁３層ゲート絶縁膜のポテンシャル形状を模式的に示した。

図７に示される、極薄層のＳｉ _３ Ｎ _４膜が挿入された３層ゲート絶縁膜のＭＩＳ構造ＨＦＥＴは、ゲートリーク特性およびゲート耐圧のデバイス信頼性においては、図６に示される２層ゲート絶縁膜のＭＩＳ構造ＨＦＥＴと全く同じ性能であるが、極薄膜のＳｉ _３ Ｎ _４膜が挿入された３層ゲート絶縁膜のＭＩＳ構造ＨＦＥＴにおいては、高品質の半導体／絶縁体界面が形成される結果、２層ゲート絶縁膜のＭＩＳ構造ＨＦＥＴにおいて有意に観察された、いわゆる電流コラプス現象（大きな負のゲート電圧や大きなドレイン電圧を印加した際、それらが大きくない場合に比べて、ドレイン電流が大きく低減してしまう、望ましくない現象）が低減し、ほぼ消失した。

以上の説明のように、ＧａＮ系ＭＩＳ構造ＨＦＥＴにおいて、主要なゲート絶縁膜として、高誘電率絶縁膜（ＨｆＯ _２ 、ＨｆＡｌＯあるいはＺｒＯ _２など、誘電率が２０以上の絶縁物）の厚膜が積層され、かつ、前記の高誘電率絶縁膜の上に、高障壁を有する（すなわちバンドギャップの大きい）ＳｉＯ _２あるいはＡｌ _２ Ｏ _３の薄層膜が積層されていることを特徴とする、２層絶縁ゲート構造を有するＭＩＳ構造ＨＦＥＴを用いることにより、ゲートリーク電流をより効果的に低減し、また、大きなゲート電圧の印加に際してのデバイス信頼性の向上も可能とする、ＭＩＳ構造ＨＦＥＴを実現することが可能となる。

また、さらに、上記のＭＩＳ構造ＨＦＥＴにおいて、主要なゲート絶縁膜である高誘電率膜（ＨｆＯ _２ 、ＨｆＡｌＯあるいはＺｒＯ _２など、誘電率が２０以上の絶縁物）と、窒化物半導体との間に、高品質の半導体／絶縁体界面を形成するための、Ｓｉ _３ Ｎ _４の極薄層膜が挿入されていることを特徴とする、３層絶縁ゲート構造を有するＭＩＳ構造ＨＦＥＴを用いることにより、付加的な効果として、電流コラプス現象を低減し、ほぼ消失させることが可能となる。

以上で、本発明による作用がすべて示された。

［実施の形態例１］
図５において、障壁層半導体がＡｌ _Ｘ Ｇａ _１−Ｘ Ｎ（０＜Ｘ≦１）であり、チャネル層半導体がＧａＮである窒化物半導体１が用いられ、主要なゲート絶縁膜（第１の絶縁膜６）である高誘電率膜としてＨｆＯ _２ 、ＨｆＡｌＯあるいはＺｒＯ _２など、誘電率が２０以上の絶縁物が用いられ、高障壁ゲート絶縁膜（第２の絶縁膜７）としてＳｉＯ _２あるいはＡｌ _２ Ｏ _３が用いられる。

主要なゲート絶縁膜である高誘電率膜（第１の絶縁膜６）のＨｆＯ _２ 、ＨｆＡｌＯあるいはＺｒＯ _２など、誘電率が２０以上の絶縁物の膜厚は、４ｎｍ以上２００ｎｍ以下とする。 これは、絶縁膜成膜初期に形成された欠陥構造の低減には、４ｎｍ以上の膜厚が必要であり、一方、２００ｎｍを超える膜厚では、ＨＦＥＴの利得の低下が大きくなり、不都合であるためである。

高障壁ゲート絶縁膜（第２の絶縁膜７）であるＳｉＯ _２あるいはＡｌ _２ Ｏ _３の膜厚は、２ｎｍ以上かつ前記高誘電率膜（第１の絶縁膜６）の膜厚以下とする。 これは、絶縁膜の高障壁の効果を得るためには、２ｎｍ以上の膜厚が必要であり、一方、高誘電率絶縁膜の膜厚を超える高障壁層絶縁膜の膜厚は、高誘電率絶縁膜を主要なゲート絶縁膜とする本発明の構造として不要であるためである。

障壁層半導体としてＡｌ _Ｘ Ｇａ _１−Ｘ Ｎ（０＜Ｘ≦１）のＡｌ組成および膜厚、チャネル層半導体としてＧａＮの膜厚は任意とする。 これは、前記の任意の値に対して、本発明の効果が得られるためである。

本実施の形態例として、図５に示された構造において、障壁層半導体として１５ｎｍのＡｌ _０．４ Ｇａ _０．６ Ｎ、チャネル層半導体として２μｍのＧａＮ、なる層構造を、ｃ面サファイア基板あるいはＳｉＣ基板上に有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）等の結晶成長法によって成長し、また、高誘電率ゲート絶縁膜として５０ｎｍのＨｆＯ _２膜を、高障壁ゲート絶縁膜として８ｎｍのＡｌ _２ Ｏ _３膜を、ＰＬＤ法（ＰＬＤ：Pulsed Laser Deposition）等の絶縁膜堆積法によって堆積した構造を用いて、本発明によるＨＦＥＴを作製したところ、ゲートリーク電流は、−２０Ｖの逆方向電圧にて１０ ^−１０ Ａ/ｍｍ台、＋５Ｖの正方向電圧にて１×１０ ^−５ Ａ/ｍｍ以下の非常に低い値が得られた。

また、作製した複数のデバイスにおいて、前記のゲートリーク電流特性の均一性が確認され、ゲート耐圧も、＋８Ｖの正方向電圧においても異常な電流リークの発生が確認されたデバイスは存在せず、ゲート耐圧におけるデバイス信頼性の高さが確認された。

本実施の形態例においては、障壁層半導体としてＡｌ _Ｘ Ｇａ _１−Ｘ Ｎ（０＜Ｘ≦１）、チャネル層半導体としてＧａＮを用いた、Ａｌ _Ｘ Ｇａ _１−Ｘ Ｎ/ＧａＮなる障壁層半導体／チャネル層半導体ヘテロ構造を用いたが、障壁層半導体／チャネル層半導体ヘテロ構造が、たとえば、Ａｌ _Ｘ Ｇａ _１−Ｘ Ｎ（０＜Ｘ≦１）/Ｉｎ _Ｙ Ｇａ _１−Ｙ Ｎ（０＜Ｙ≦１）、Ｉｎ _１−Ｘ Ａｌ _Ｘ Ｎ（０．６３≦Ｘ≦１）/ＧａＮ、Ｉｎ _１−Ｘ Ａｌ _Ｘ Ｎ（０．６３≦Ｘ≦１）/Ｉｎ _Ｙ Ｇａ _１−Ｙ Ｎ（０＜Ｙ≦１）等のいかなる構造であっても本発明の範囲内とする。

また、本実施の形態例においては、高誘電率絶縁膜としてＨｆＯ _２膜を用いたが、この絶縁膜がＺｒＯ _２ 、、ＨｆＯＮ、ＨｆＡｌＯ等の、誘電率が２０以上のいかなる高誘電率絶縁膜であっても本発明の範囲内とする。

また、本実施の形態例においては、薄膜障壁層半導体／チャネル層半導体ヘテロ構造はすべてのデバイス領域で全く同構造であるが、ソース・ゲート電極間およびゲート・ドレイン電極間の薄膜障壁層半導体／チャネル層半導体ヘテロ構造に対して、ソース抵抗を低減するための、イオン注入が施されている場合も、ゲート電極下の層構造が図５に示された構造であるＨＦＥＴはすべて本発明の範囲内とする。

また、本実施の形態例においては、障壁層半導体の膜厚はすべてのデバイス領域で全く同じであるが、ソース抵抗を低減するために、ソース・ゲート電極間およびゲート・ドレイン電極間の障壁層半導体の膜厚が、ゲート電極下の障壁層半導体の膜厚よりも大きい、いわゆるリセスゲート構造が採用されている場合も、ゲート電極下の層構造が図５に示された構造であるＨＦＥＴはすべて本発明の範囲内とする。

［実施の形態例２］
図７において、障壁層半導体がＡｌ _Ｘ Ｇａ _１−Ｘ Ｎ（０＜Ｘ≦１）であり、チャネル層半導体がＧａＮである窒化物半導体１が用いられ、主要なゲート絶縁膜である高誘電率膜（第１の絶縁膜６）としてＨｆＯ _２ 、ＨｆＡｌＯあるいはＺｒＯ _２など、誘電率が２０以上の絶縁物が用いられ、高障壁絶縁膜（第２の絶縁膜７）としてＳｉＯ _２あるいはＡｌ _２ Ｏ _３が、用いられ、障壁層半導体と高誘電率絶縁膜（第１の絶縁膜６）の間に挿入された高品質界面形成絶縁膜（第３の絶縁膜８）としてＳｉ _３ Ｎ _４が用いられる。 本構造は、実施の形態例１において、障壁層半導体と高誘電率絶縁膜（第１の絶縁膜６）の間に、高品質形成絶縁膜（第３の絶縁膜８）であるＳｉ _３ Ｎ _４を挿入した構造である。

主要なゲート絶縁膜である高誘電率膜（第１の絶縁膜６）のＨｆＯ _２ 、ＨｆＡｌＯあるいはＺｒＯ _２など、誘電率が２０以上の絶縁物の膜厚は、４ｎｍ以上２００ｎｍ以下とする。 これは、絶縁膜成膜初期に形成された欠陥構造の低減には、４ｎｍ以上の膜厚が必要であり、一方、２００ｎｍを超える膜厚では、ＨＦＥＴの利得の低下が大きくなり、不都合であるためである。

高障壁ゲート絶縁膜（第２の絶縁膜７）であるＳｉＯ _２あるいはＡｌ _２ Ｏ _３の膜厚は、２ｎｍ以上かつ前記高誘電率膜（第１の絶縁膜６）の膜厚以下とする。 これは、絶縁膜の高障壁の効果を得るためには、２ｎｍ以上の膜厚が必要であり、一方、高誘電率絶縁膜の膜厚を超える高障壁層絶縁膜の膜厚は、高誘電率絶縁膜を主要なゲート絶縁膜とする本発明の構造として不要であるためである。

高品質界面形成絶縁膜（第３の絶縁膜８）であるＳｉ _３ Ｎ _４の膜厚は、０．５ｎｍ以上２．０ｎｍ以下とする。 これは、高品質の半導体／絶縁膜界面の形成には、０．５ｎｍ以上の膜厚が必要であり、一方、２．０ｎｍを超える膜厚とすると、ゲート容量の減少によってＨＦＥＴの利得が有意に低下してしまうためである。

障壁層半導体としてＡｌ _Ｘ Ｇａ _１−Ｘ Ｎ（０＜Ｘ≦１）のＡｌ組成および膜厚、チャネル層半導体としてＧａＮの膜厚は任意とする。 これは、前記の任意の値に対して、本発明の効果が得られるためである。

本実施の形態例として、図７に示された構造において、障壁層半導体として１５ｎｍのＡｌ _０．４ Ｇａ _０．６ Ｎ、チャネル層として２μｍのＧａＮ、なる層構造を、ｃ面サファイア基板あるいはＳｉＣ基板上に有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）等の結晶成長法によって成長し、また、１．０ｎｍのＳｉ _３ Ｎ _４膜をＥＣＲ（Electron Cyclotron Resonance）スパッタ法等の絶縁膜堆積法によって堆積し、さらに、高誘電率ゲート絶縁膜として５０ｎｍのＨｆＯ _２膜を、高障壁ゲート絶縁膜として８ｎｍのＡｌ _２ Ｏ _３膜を、ＰＬＤ法（ＰＬＤ：Pulsed Laser Deposition）等の絶縁膜堆積法によって堆積した構造を用いて、本発明によるＨＦＥＴを作製したところ、ゲートリーク電流は、−２０Ｖの逆方向電圧にて１０ ^−１０ Ａ/ｍｍ台、＋５Ｖの正方向電圧にて１×１０ ^−５ Ａ/ｍｍ以下の非常に低い値が得られた。

また、作製した複数のデバイスにおいて、前記のゲートリーク電流特性の均一性が確認され、ゲート耐圧も、＋８Ｖの正方向電圧においても異常な電流リークの発生が確認されたデバイスは存在せず、ゲート耐圧におけるデバイス信頼性の高さが確認された。

さらに、ドレイン電流を、−１０Ｖのゲートストレス印加の前後で測定したところ、ストレス前後でのドレイン電流は一致し、電流コラプス現象が無視できることが確認された。 この点は、実施の形態例１においては、前記のストレス後に、ドレイン電流が約１０％減少してしまう程度の電流コラプス現象が観測された状況との相異点である。 このように、実施の形態例２は、実施の形態例１よりもデバイスの作製プロセスがより複雑になるという欠点を有するが、電流コラプス現象がほぼ消失するという利点を有する。

本実施の形態例においては、障壁層半導体としてＡｌ _Ｘ Ｇａ _１−Ｘ Ｎ（０＜Ｘ≦１）、チャネル層半導体としてＧａＮを用いた、Ａｌ _Ｘ Ｇａ _１−Ｘ Ｎ/ＧａＮなる障壁層半導体／チャネル層半導体ヘテロ構造を用いたが、障壁層半導体／チャネル層半導体ヘテロ構造が、たとえば、Ａｌ _Ｘ Ｇａ _１−Ｘ Ｎ（０＜Ｘ≦１）/Ｉｎ _Ｙ Ｇａ _１−Ｙ Ｎ（０＜Ｙ≦１）、Ｉｎ _１−Ｘ Ａｌ _Ｘ Ｎ（０．６３≦Ｘ≦１）/ＧａＮ、Ｉｎ _１−Ｘ Ａｌ _Ｘ Ｎ（０．６３≦Ｘ≦１）/Ｉｎ _Ｙ Ｇａ _１−Ｙ Ｎ（０＜Ｙ≦１）等のいかなる構造であっても本発明の範囲内とする。

また、本実施の形態例においては、高誘電率絶縁膜としてＨｆＯ _２膜を用いたが、絶縁膜がＺｒＯ _２ 、ＨｆＯＮ、ＨｆＡｌＯ等の、誘電率が２０以上のいかなる高誘電率絶縁膜であっても本発明の範囲内とする。

また、本実施の形態例においては、薄膜障壁層半導体／チャネル層半導体ヘテロ構造はすべてのデバイス領域で全く同構造であるが、ソース・ゲート電極間およびゲート・ドレイン電極間の薄膜障壁層半導体／チャネル層半導体ヘテロ構造に対して、ソース抵抗を低減するための、イオン注入が施されている場合も、ゲート電極下の層構造が図７に示された構造であるＨＦＥＴはすべて本発明の範囲内とする。

また、本実施の形態例においては、障壁層半導体の膜厚はすべてのデバイス領域で全く同じであるが、ソース抵抗を低減するために、ソース・ゲート電極間およびゲート・ドレイン電極間の障壁層半導体の膜厚が、ゲート電極下の障壁層半導体の膜厚よりも大きい、いわゆるリセスゲート構造が採用されている場合も、ゲート電極下の層構造が図７に示された構造であるＨＦＥＴはすべて本発明の範囲内とする。

低誘電率・大バンドギャップのゲート絶縁膜と、高誘電率・小バンドギャップのゲート絶縁膜のポテンシャル形状を模式的に比較した図である。

高障壁絶縁膜ＭＩＳ構造ＨＦＥＴおよび高誘電率絶縁膜ＭＩＳ構造ＨＦＥＴの、それぞれ複数のデバイスにおける、ゲートリーク電流特性を模式的に比較した図である。

本発明による高誘電率高障壁２層絶縁ゲート構造の層構造を模式的に示した図である。

本発明による高誘電率高障壁２層ゲート絶縁膜のポテンシャル形状を模式的に示した図である。

本発明による高誘電率高障壁２層ゲート絶縁膜を用いたＭＩＳ構造ＨＦＥＴの構成を模式的に示した図である。

高誘電率高障壁２層ゲート絶縁膜ＭＩＳ構造ＨＦＥＴのゲートリーク特性を、単層の高誘電率ゲート絶縁膜ＭＩＳ構造ＨＦＥＴのそれと比較して示した図である。

本発明による、高誘電率高障壁３層絶縁ゲート構造の層構造と、これを用いたＭＩＳ構造ＨＦＥＴの構成を模式的に示した図である。

本発明による、極薄膜のＳｉ

_３ Ｎ

_４膜が挿入された高誘電率高障壁３層ゲート絶縁膜のポテンシャル形状を模式的に示した図である。

ＧａＮ系ＨＦＥＴの層構造および電極配置を模式的に示した図である。

ＧａＮ系ＭＩＳ構造ＨＦＥＴの層構造および電極配置を模式的に示した図である。

ＨＦＥＴとＭＩＳ構造ＨＦＥＴのゲートリーク電流特性（ゲートリーク電流のゲート電圧依存性）を模式的に示して比較した図である。

符号の説明

１：窒化物半導体、２：ソース電極、３：ゲート電極、４：ドレイン電極、５：絶縁膜、６：第１の絶縁膜、７：第２の絶縁膜、８：第３の絶縁膜。