액티브 클램프 전원장치 및 방법

본 발명은 전원장치에 관한 것으로, 특히 액티브 클램프 방식의 전원장치에 관한 것이다.

도 1 - 도 3은 액티브 클램프 방식을 사용하는 종래의 전원장치들에 대한 구성을 도시하는 도면으로, 도 1 및 도 2는 액티브 클램프 포워드 (active clamp forward) 방식의 전원장치 구성을 도시하고 있으며, 도 3은 액티브 클램프 플라이백(active clamp flyback) 방식의 전원장치 구성을 도시하고 있다.

먼저 상기 도 1 및 도 2와 같은 구성을 갖는 전원장치는 두 개의 스위치SW1-SW2의 동작 전위가 서로 다르기 때문에 상기 두 스위치SW1-SW2들을 구동하기 위한 위한 구동신호의 전위가 서로 달라야한다. 따라서 상기 도 1 및 도 2와 같은 전원장치는 구동회로의 전위를 다르게 구성하거나 또는 전위를 같게 구동하는 경우 절연된 구동 트랜스N(driver trans)를 사용하여야 한다. 두 번째로 상기 도 3과 같은 구성을 갖는 전원장치는 상기 두 개의 스위치SW1-SW2의 동작 전위는 같으나 클램프 스위치SW인 보조 스위치SW2가 P 채널 FET(P channel Field Effect Transistor)를 사용하므로, 이 또한 구동이 어려워지는 문제점을 야기한다.

따라서 상기와 같은 종래의 전원장치들에서 출력 전압을 얻기 위한 2차측의 정류를 살펴보면, 도 1 및 도 2와 같은 포워드 방식은 주스위치SW1이 온되고 있는 기간 동안에 2차측에 유기된 전압을 정류하며, 도 3과 같은 플라이백 방식은 주스위치SW1이 오프되고 있는 기간 동안에 2차측에 유기된 전압을 정류한다. 따라서 상기와 같은 액티브 클램프 방식을 사용하는 종래의 전원장치들은 모두 출력측의 전압을 얻기 위하여 1/2 주기 동안만 에너지를 전달하기 때문에, 액티브 클램프 포워드 방식의 전원장치에서는 2차측에 유기되는 전압이 출력전압의 2배 이상되어야 하며, 액티브 클램프 플라이백 방식의 전원장치는 출력 필터링(filtering) 캐패시터C의 리플 전류(ripple current)가 커지는 문제점이 있었다.

따라서 본 발명의 목적은 두 개의 스위치SW를 사용하는 액티브 클램프 전원장치에서 주스위치SW의 소스 및 보조 스위치SW의 소스가 같은 전위에 접속시켜 전원장치의 구동회로를 간단하게 구성할 수 있는 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 두 개의 스위치SW를 사용하는 액티브 클램프 전원장치에서 트랜스N의 2차측 전압의 전체 주기 전압을 정류하여 출력 전압을 사용할 수 있는 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 두 개의 스위치SW를 공통된 전위에서 구동하여 액티브 클램핑을 구현하며 주스위치SW의 온/오프시에 발생되는 전압을 모두 정류하여 출력을 생성할 수 있는 전원장치 및 방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 액티브 클램프 방식의 전원장치가, 주 트랜스포머 및 클램프 트랜스포머의 1차측과 극성이 반대인 2개의 2차측 트랜스포머로 구성되는 트랜스포머와, 상기 주 트랜스포머의 1차측에 연결되며 제1제어신호에 의해 스위칭되는 주스위치와, 상기 주 스위치와 병렬 연결되는 공진회로와, 상기 클램프 트랜스포머에 직렬 연결되는 클램프 캐패시터 및 다이오드와, 상기 클램프 트랜지스터에 연결되며 제1제어신호에 의해 스위칭되는 보조스위치로 구성되어, 상기 주스위치의 개폐에 따른 모든 전압을 정류하여 출력 전압을 발생하는 것을 특징으로 한다.

도 1은 액티브 클램프 방식을 사용하는 종래의 제1전원장치 구성을 도시하는 도면

도 2는 액티브 클램프 방식을 사용하는 종래의 제2전원장치 구성을 도시하는 도면

도 3은 액티브 클램프 방식을 사용하는 종래의 제3전원장치 구성을 도시하는 도면

도 4는 본 발명의 실시예에 다른 액티브 클램프 방식의 전원장치 구성을 도시하는 도면

도 5는 도 4의 각 부 동작 특성을 도시하는 타이밍도

액티브 클램프 방식의 전원장치는 두 개의 전원스위치SW를 사용하며, 스위치SW 온오프시 발생되는 전압을 정류하는 전원장치를 말한다. 본 발명의 실시예에 따른 전원장치는 두 개의 스위치SW를 공통된 전위에서 구동하여 액티브 클램프를 구현하며, 주스위치SW의 온 및 오프시에 발생되는 전압을 모두 정류하여 전원을 발생할 수 있는 장치에 관한 것이다. 즉, 본 발명의 실시예에 따른 전원장치는 스위치SW를 구동하는 방식 및 2차측 트랜스N의 전압을 정류하는 스위칭 전원장치로써, 스위칭 소자에 의해 발생되는 스위칭 손실을 감소시킨다. 이를 위하여 2개의 스위칭 소자를 사용하여 액티브 클램핑을 수행하며, 동시에 부분 전압 공진현상을 이용하여 턴온 스위칭 손실을 감소시키고, 또한 출력 전압은 스위칭 소자가 온 및 오프 기간 동안의 양쪽 전압을 모두 정류한다.

도 4는 본 발명의 실시예에 다른 액티브 클램프 방식의 전원장치 구성을 도시하는 도면으로써, 클램프 트랜스Nc는 전원전압에 연결되며, 클램프 캐패시터Cc는 상기 클램프용 트랜스Nc의 도트에 일단이 연결되고, 다이오드D2의 캐소드는 상기 캐패시터Cc의 타단과 연결되는 동시에 애노드는 접지단에 연결된다. 그리고 보조 스위치SW2는 N채널 FET로써 드레인 전극이 상기 캐패시터Cc에 연결되고 소오스 전극이 접지단에 연결되며, 게이트 전극이 제어신호 Vg2를 입력한다.

또한 1차측 트랜스N의 도트 측이 상기 트랜스Nc와 병렬로 상기 전원전압에 연결된다. 그리고 주스위치SW1은 N채널 FET로써, 드레인 전극이 상기 트랜스Np의 도트가 없는 단에 연결되고 소오스 전극이 접지단에 연결되며, 게이트 전극이 제어신호 Vg1을 입력한다. 또한 다이오드D1 및 캐패시터Cr은 상기 주스위치SW1의 드레인 전극과 접지단 사이에 병렬 연결된다. 2차측 트랜스Ns1의 도트가 없는 단 및트랜스N Ns2의 도트가 있는 단은 각각 각각 다이오드D3 및 D4의 애노드 측과 연결되며, 상기 2차측 트랜스Ns1 및 Ns2의 나머지 단은 제2출력단Vo-에 연결된다. 상기 다이오드D3 및 D4의 캐소드는 제1출력단Vo+에 연결되고, 상기 출력단 Vo- 및 Vo+ 사이에 캐패시터Co가 연결된다.

상기 도 4와 같은 구성을 갖는 전원장치는 주스위치SW1의 드레인 전극에 트랜스Np의 도트가 없는 단이 접속되고, 상기 트랜스Np의 다른 한단은 입력전원에 접속된다. 또한 상기 주스위치SW1의 소오스 전극은 접지단에 접속되며, 주스위치SW1의 드레인-소오스 전극 간에는 공진 캐패시터Cr 및 다이오드D1이 접속된다. 상기 다이오드D2 및 캐패시터Cr은 외부에서 상기 주 스위치SW1의 드레인-소오스 전극 양단에 병렬 접속하여 사용할 수 있으며, 동작 조건에 따라서는 상기 주 스위치SW1의 바디 다이오스 및 드레인 소스간 정전용량(body dioce ＆ coss) 값으로 대체하여 사용할 수 있다. 보조 스위치SW2는 클램프 캐패시터Cc의 일단에 드레인 전극이 접속되어 있으며, 상기 캐패시터Cc의 타단은 클램프 트랜스Nc의 도트 측에 접속되고, 상기 트랜스Nc의 도트가 없는 측은 입력전원에 연결된다. 또한 상기 트랜스Ns1 및 Ns2는 각각 다이오드D3 및 D4에 접속되어 출력 전압을 생성한다.

도 5는 상기 도 4와 같은 구성을 갖는 전원장치의 동작 특성을 도시하는 타이밍도로써, 511은 주스위치SW1의 구동신호 Vg1이고, 513은 보조 스위치SW2의 구동신호 Vg2이며, 515는 주스위치SW1의 드레인 전극의 전압 파형이고, 517은 주스위치SW1의 전류 파형이며, 519는 공진 캐패시터Cr의 전류 파형(주스위치SW1의 Cds)이고, 521은 클램프 캐패시터Cc의 전류 파형을 도시하고 있다.

상기 도 5를 참조하여 도 4와 같은 구성을 갖는 전원장치의 동작을 살펴본다. 여기서 도 4의 전원장치는 하기의 제1단계-제6단계의 동작을 수행하면서 부분 공진 동작을 수행한다.

먼저 제1단계의 동작을 살펴보면, 도 5의 511과 같이 Vg1은 하이 논리 상태이고 513과 같이 Vg2는 로우 논리 상태로 출력하면, 상기 주스위치SW1은 온상태가 되고 보조 스위치SW2는 오프 상태가 된다. 그러면 트랜스Np에는 여자전류가 흐르고 그 값은 직선적으로 증가하며, 하기와 같은 〈수학식 1〉으로 표현할 수 있다.

그리고 이 구간 동안 출력되는 전압은 트랜스Np, Ns1, Ns2의 권선비 및 듀티비에 결정된다. (상태 1)

두 번째로 제2단계의 동작을 살펴보면, 상기 도 5의 511과 같이 Vg1을 로우 논리로 천이시키면, 상기 주스위치SW1은 오프되고, 이전 상태까지 흐르던 전류는 도 5의 519와 같이 공진 캐패시터Cr을 통해 흐르게 되며, 그 값은 하기 〈수학식 2〉와 같이 표현할 수 있다.

또한 상기 공진 캐패시터Cr을 통해 전류가 흐르는 기간 동안 상기 트랜스Np 및 공진 캐패시터Cr에 의한 공진이 일어나게 된다. (상태 2)

세 번째로 제3단계의 동작을 살펴보면, 상기 트랜스Np로 부터 공진 전류에 의해 충전된 캐패시터Cr 의 전압이 클램프 캐패시터Cc의 전압에 흐르게되며, 이런 동작에 의해 상기 스위치SW1의 양단 전압은 일정한 값으로 클램프되며, 이때 상기 클램프 트랜스Nc의 전압 시간적은 일정하다. 상기 클램프되는 전압은 하기 〈수학식 3〉과 같다.

여기서 클램프용 캐패시터Cc는 전류에 의한 충방전 전압 변동(ripple)이 작게되도록 충분히 충분히 큰 용량으로 설정하여야 한다. 상기 클램프 전압은 상기 〈수학식 3〉에서 뒷 항을 무시할 수 있으므로 하기의 〈수학식 4〉로 표현할 수 있다.

네 번째로 제4단계(t4-t5)의 동작을 살펴보면, 상기 다이오드D2를 통하여 클램프 캐패시터Cc를 충전하는 전류가 0가 되기 이전에 상기 보조 스위치SW2를 온시키므로써, 클램프 트랜스Nc의 전압에 의해 클램프 캐패시터Cc의 방전이 이어나고, 상기 제3단계의 기간에 캐패시터Cc에 충전된 전하는 트랜스Nc를 통해 입력측에 되돌려진다.

다섯 번째로 제5단계의 동작을 살펴보면, 상기 보조 스위치SW2를 오프시키는 경우 이제까지 캐패시터Cc를 흐르던 전류는 트랜스Np로 흘러서 트랜스Np와 캐패시터Cr은 공진을 일으키게 되며, 이때는 제2단계와는 반대로 동작하여 캐패시터Cr의 전압은 정현파 형태로 하강하게 된다.

여섯 번째로 제6단계의 동작을 살펴보면, 상기 캐패시터Cr의 전하가 방전 완료될 시 트랜스Np의 전류는 다이오드D1을 통해 흐르게 된다. 이 가간 동안 스위치SW1의 전압, 즉 캐패시터Cr의 전압은 제로 상태이므로, 이 기간에 주스위치SW1을 온시키게 되면 영교차 스위칭(zero cross switching)이 실현된다.

상기한 바와 같이 주스위치SW1의 턴오프 직후인 제2단계 및 턴오프 직전의 제5단계에서 트랜스Np와 캐패시터Cr의 공진에 의해 영 전압 스위칭(zero cross switching)을 실현할 수 있게 된다. 여기서 상기 스위치SW1이 온된 상태에서 2차측 트랜스Ns1 및 Ns2에 전달되는 전압(forward voltage)은 하기 〈수학식 5〉와 같이 발생되며, 상기 스위치SW1이 오프된 상태에서 2차측 트랜스Ns1 및 Ns2에 전달되는 전압(flyback voltage)은 하기 〈수학식 6〉과 발생된다.

상기와 같이 도 4와 같은 전원장치는 액티브 클램프 포워드 전압과 플라이백 전압을 모두 정류하여 출력전압으로 사용하게 되므로, 이때의 출력 전압은 상기 〈수학식 5〉 및 〈수학식 6〉의 전압을 더한 값이 되며, 이를 표현하면 하기 〈수학식 7〉과 같다.

따라서 상기 〈수학식 7〉에 표시된 바와 같이 포워드나 플라이백 방식에 비해 2배의 출력 전압이 나타남을 알 수 있으며, 이로인해 본 발명의 실시예에 따른 출력 전압의 리플 량을 감소시킬 수 있다.

상술한 바와 같이 액티브 클램프 방식을 사용하는 전원장치에서 포워드 전압과 플라이백 전압을 모두 정류하여 출력 전압을 발생하므로써, 2차측의 출력 전압을 양쪽 모두 정류하게 되어 리플 함유율을 감소시킬 수 있는 이점이 있으며, 2차 측에 나타나는 트랜 스 출력전압의 피크치가 감소하므로 출력측 정류 다이오드의 스트레스를 감소시킬 수 있다. 또한 상기 액티브 클램프 동작으로 인한 스위칭 소자 SW1 및 SW2의 전압 스트레스를 감소시킬 수 있으며, 상기 주 스위칭소자의 턴온 손실 제로로 인한 효율 향상 및 턴온 전류에 의한 스트레스를 감소시킬 수 있는 이점이 있다.