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生成随机序列的方法和装置

阅读：386发布：2020-05-14

专利汇可以提供生成随机序列的方法和装置专利检索，专利查询，专利分析的服务。并且本发明公开了一种生成随机序列的方法和装置，该装置包括：第一生成单元，用于根据目标速率和目标序列周期生成第一脉冲序列，第一脉冲序列为随机的脉冲序列，并且第一脉冲序列的速率低于目标速率，序列周期为目标序列周期；第二生成单元，生成第二脉冲序列，第二脉冲序列为窄脉冲序列，第二脉冲序列的序列周期为目标序列周期，窄脉冲序列的脉冲的宽度小于第一阈值；叠加单元，用于将第一生成单元生成的第一脉冲序列和第二生成单元生成的第二脉冲序列叠加为随机序列，使得第二脉冲序列的脉冲叠加在第一脉冲序列的低电平上。本发明实施例提供的生成随机序列的方法和装置，可以生成随机性良好且具有丰富的高频分量的随机序列，并且成本较低。，下面是生成随机序列的方法和装置专利的具体信息内容。

权利要求

1.一种生成随机序列的装置，其特征在于，包括：
第一生成单元，用于根据目标速率和目标序列周期生成第一脉冲序列，所述第一脉冲序列为随机的脉冲序列，并且所述第一脉冲序列的速率低于所述目标速率，所述第一脉冲序列的序列周期为所述目标序列周期，所述第一脉冲序列的脉冲的最小宽度大于第一阈值；
第二生成单元，用于生成第二脉冲序列，所述第二脉冲序列为窄脉冲序列，所述第二脉冲序列的序列周期为所述目标序列周期，所述窄脉冲序列的脉冲的宽度小于所述第一阈值；
叠加单元，用于将所述第一生成单元生成的所述第一脉冲序列和所述第二生成单元生成的所述第二脉冲序列叠加为所述随机序列，使得所述第二脉冲序列的脉冲叠加在所述第一脉冲序列的低电平上。
2.根据权利要求1所述的装置，其特征在于，所述第一生成单元具体用于：
根据所述目标速率和所述目标序列周期生成所述第一脉冲序列，使得所述第一脉冲序列的脉冲的最小宽度为R/fmax，序列周期为T，其中，fmax为所述目标速率对应的最高频率，R为所述目标速率与所述第一脉冲序列的速率的比值，T为所述目标序列周期。
3.根据权利要求2所述的装置，其特征在于，所述第二生成单元具体用于：
生成所述第二脉冲序列，使得所述第二脉冲序列的脉冲宽度为1/fmax，序列周期为T。
4.根据权利要求1至3中任一项所述的装置，其特征在于，所述第二生成单元具体用于：
根据所述第一生成单元生成的所述第一脉冲序列，激发生成所述第二脉冲序列，使得所述第一生成单元生成的所述第一脉冲序列的脉冲的上升沿处形成窄脉冲，多个窄脉冲组成所述第二脉冲序列。
5.根据权利要求4所述的装置，其特征在于，所述第二生成单元具体用于：根据所述第一生成单元生成的所述第一脉冲序列，激发阶跃恢复二极管SRD生成所述第二脉冲序列。
6.根据权利要求1至3中任一项所述的装置，其特征在于，所述叠加单元具体用于：
将所述第一生成单元生成的所述第一脉冲序列和/或所述第二生成单元生成的所述第二脉冲序列进行移位，使得所述第一脉冲序列和所述第二脉冲序列叠加时，所述第二脉冲序列叠加在所述第一脉冲序列相对应的低电平上。
7.一种生成随机序列的方法，其特征在于，包括：
根据目标速率和目标序列周期生成第一脉冲序列，所述第一脉冲序列为随机的脉冲序列，并且所述第一脉冲序列的速率低于所述目标速率，所述第一脉冲序列的序列周期为所述目标序列周期，所述第一脉冲序列的脉冲的最小宽度大于第一阈值；
生成第二脉冲序列，所述第二脉冲序列为窄脉冲序列，所述第二脉冲序列的序列周期为所述目标序列周期，所述窄脉冲序列的脉冲的宽度小于所述第一阈值；
将所述第一脉冲序列和所述第二脉冲序列叠加为所述随机序列，使得所述第二脉冲序列的脉冲叠加在所述第一脉冲序列的低电平上。
8.根据权利要求7所述的方法，其特征在于，所述根据目标速率和目标序列周期生成第一脉冲序列，包括：
根据所述目标速率和所述目标序列周期生成所述第一脉冲序列，使得所述第一脉冲序列的脉冲的最小宽度为R/fmax，序列周期为T，其中，fmax为所述目标速率对应的最高频率，R为所述目标速率与所述第一脉冲序列的速率的比值，T为所述目标序列周期。
9.根据权利要求8所述的方法，其特征在于，所述生成第二脉冲序列，包括：
生成第二脉冲序列，使得所述第二脉冲序列的脉冲宽度为1/fmax，序列周期为T。
10.根据权利要求7至9中任一项所述的方法，其特征在于，所述生成第二脉冲序列，包括：
根据所述第一脉冲序列，激发生成所述第二脉冲序列，使得所述第一脉冲序列的脉冲的上升沿处形成窄脉冲，多个窄脉冲组成所述第二脉冲序列。
11.根据权利要求10所述的方法，其特征在于，所述根据所述第一脉冲序列，激发生成所述第二脉冲序列，包括：
根据所述第一脉冲序列，激发阶跃恢复二极管SRD生成所述第二脉冲序列。
12.根据权利要求7至9中任一项所述的方法，其特征在于，所述将所述第一脉冲序列和所述第二脉冲序列叠加为所述随机序列，包括：
将所述第一脉冲序列和/或所述第二脉冲序列进行移位，使得所述第一脉冲序列和所述第二脉冲序列叠加时，所述第二脉冲序列叠加在所述第一脉冲序列相对应的低电平上。

说明书全文

生成随机序列的方法和装置

技术领域

[0001] 本发明涉及通信领域，尤其涉及通信领域中的生成随机序列的方法和装置。

背景技术

[0002] 在通信技术突飞猛进的今天，电子设备的种类和数量也成倍地增长，各种电子设备中大量用到收发信机。在同时处理多带信号的新型收发信机中，需要使用复杂模式的多谐波信号作为混频器的本振信号，与多带输入信号进行混频。高速周期随机序列拥有丰富的高频谐波分量，同时可以保证这些谐波信号之间有足够的独立性，因此可以用高速周期随机序列来产生该新型收发信机所需的多谐波信号。

[0003] 一般可以用现场可编程门阵列(Field-Programmable Gate Array，FPGA) 来产生随机序列，但当所需随机序列的速率很高时，FPGA需要支持高速IO 口(如GTH端口和GTX端口)，只能选用高端FPGA，这样就大大提高了收发信机系统的成本。

[0004] 表1为目前市面上主流FPGA价格随IO端口速率的变化情况说明，可以看到，当需要输出的随机序列的速率较高时，所需FPGA的价格大大提高，特别是IO端口速率超过6Gbps以后，FPGA的硬件成本很高。

[0005] 表1目前市面主流FPGA IO端口速率与FPGA价格说明

[0006]型号 Spartan-6 Artix-7 Kintex-7 Virtex-7
收发速率 3.2Gbps 6.6Gbps 12.5Gbps 28.05Gbps
参考价格 3000 10000 20000 35000

发明内容

[0007] 本发明实施例提供一种生成随机序列的方法和装置，可以使用较低的成本生成高速随机序列。

[0008] 第一方面，提供了一种生成随机序列的装置，该装置包括：第一生成单元，用于根据目标速率和目标序列周期生成第一脉冲序列，所述第一脉冲序列为随机的脉冲序列，并且所述第一脉冲序列的速率低于所述目标速率，所述第一脉冲序列的序列周期为所述目标序列周期，所述第一脉冲序列的脉冲的最小宽度大于第一阈值；第二生成单元，用于生成第二脉冲序列，所述第二脉冲序列为窄脉冲序列，所述第二脉冲序列的序列周期为所述目标序列周期，所述窄脉冲序列的脉冲的宽度小于所述第一阈值；叠加单元，用于将所述第一生成单元生成的所述第一脉冲序列和所述第二生成单元生成的所述第二脉冲序列叠加为所述随机序列，使得所述第二脉冲序列的脉冲叠加在所述第一脉冲序列的低电平上。

[0009] 结合第一方面，在第一方面的第一种可能的实现方式中，所述第一生成单元具体用于：根据所述目标速率和所述目标序列周期生成所述第一脉冲序列，使得所述第一脉冲序列的脉冲的最小宽度为R/fmax，序列周期为T，其中，fmax为所述目标速率对应的最高频率，R为所述目标速率与所述第一脉冲序列的速率的比值，T为所述目标序列周期。

[0010] 结合第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，所述第二生成单元具体用于：生成所述第二脉冲序列，使得所述第二脉冲序列的脉冲宽度为1/fmax，序列周期为T。

[0011] 结合第一方面和第一方面的第一种至第二种可能的实现方式中的任一种可能的实现方式，在第一方面的第三种可能的实现方式中，所述第二生成单元具体用于：根据所述第一生成单元生成的所述第一脉冲序列，激发生成所述第二脉冲序列，使得所述第一生成单元生成的所述第一脉冲序列的脉冲的上升沿处形成窄脉冲，多个窄脉冲组成所述第二脉冲序列。

[0012] 结合第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述第二生成单元具体用于：根据所述第一生成单元生成的所述第一脉冲序列，激发阶跃恢复二极管SRD生成所述第二脉冲序列。

[0013] 结合第一方面和第一方面的第一种至第四种可能的实现方式中的任一种可能的实现方式，在第一方面的第五种可能的实现方式中，所述叠加单元具体用于：将所述第一生成单元生成的所述第一脉冲序列和/或所述第二生成单元生成的所述第二脉冲序列进行移位，使得所述第一脉冲序列和所述第二脉冲序列叠加时，所述第二脉冲序列叠加在所述第一脉冲序列相对应的低电平上。

[0014] 第二方面，提供了一种生成随机序列的方法，该方法包括：根据目标速率和目标序列周期生成第一脉冲序列，所述第一脉冲序列为随机的脉冲序列，并且所述第一脉冲序列的速率低于所述目标速率，所述第一脉冲序列的序列周期为所述目标序列周期，所述第一脉冲序列的脉冲的最小宽度大于第一阈值；生成第二脉冲序列，所述第二脉冲序列为窄脉冲序列，所述第二脉冲序列的序列周期为所述目标序列周期，所述窄脉冲序列的脉冲的宽度小于所述第一阈值；将所述第一脉冲序列和所述第二脉冲序列叠加为所述随机序列，使得所述第二脉冲序列的脉冲叠加在所述第一脉冲序列的低电平上。

[0015] 结合第二方面，在第二方面的第一种可能的实现方式中，所述根据目标速率和目标序列周期生成第一脉冲序列，包括：根据所述目标速率和所述目标序列周期生成所述第一脉冲序列，使得所述第一脉冲序列的脉冲的最小宽度为R/fmax，序列周期为T，其中，fmax为所述目标速率对应的最高频率，R 为所述目标速率与所述第一脉冲序列的速率的比值，T为所述目标序列周期。

[0016] 结合第二方面的第一种可能的实现方式，在第二方面的第二种可能的实现方式中，所述生成第二脉冲序列，包括：生成第二脉冲序列，使得所述第二脉冲序列的脉冲宽度为1/fmax，序列周期为T。

[0017] 结合第二方面和第二方面的第一种至第二种可能的实现方式中的任一种可能的实现方式，在第二方面的第三种可能的实现方式中，所述生成第二脉冲序列，包括：根据所述第一脉冲序列，激发生成所述第二脉冲序列，使得所述第一脉冲序列的脉冲的上升沿处形成窄脉冲，多个窄脉冲组成所述第二脉冲序列。

[0018] 结合第二方面的第三种可能的实现方式，在第二方面的第四种可能的实现方式中，所述根据所述第一脉冲序列，激发生成所述第二脉冲序列，包括：根据所述第一脉冲序列，激发阶跃恢复二极管SRD生成所述第二脉冲序列。

[0019] 结合第二方面和第二方面的第一种至第四种可能的实现方式中的任一种可能的实现方式，在第二方面的第五种可能的实现方式中，所述将所述第一脉冲序列和所述第二脉冲序列叠加为所述随机序列，包括：将所述第一脉冲序列和/或所述第二脉冲序列进行移位，使得所述第一脉冲序列和所述第二脉冲序列叠加时，所述第二脉冲序列叠加在所述第一脉冲序列相对应的低电平上。

[0020] 基于上述技术方案，本发明实施例提供的生成随机序列的方法和装置，通过将低速随机序列和窄脉冲序列叠加，可以生成随机性良好且具有丰富的高频分量的随机序列，并且成本较低。附图说明

[0021] 为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0022] 图1是根据本发明一个实施例的生成随机序列的装置的示意性框图。

[0023] 图2是根据本发明一个实施例的SRD的端口电压和电流波形示意图。

[0024] 图3是根据本发明一个实施例的生成随机序列的装置的示意性框图。

[0025] 图4是根据本发明一个实施例的生成随机序列的方法的示意性流程图。

[0026] 图5是根据本发明一个实施例的生成随机序列的方法的示意性流程图。

[0027] 图6是根据本发明一个实施例的生成随机序列的方法的示意图。

具体实施方式

[0028] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。

[0029] 图1示出了根据本发明实施例的生成随机序列的装置100的示意性框图。如图1所示，该生成随机序列的装置100包括：

[0030] 第一生成单元110，用于根据目标速率和目标序列周期生成第一脉冲序列，第一脉冲序列为随机的脉冲序列，并且第一脉冲序列的速率低于目标速率，第一脉冲序列的序列周期为目标序列周期，第一脉冲序列的脉冲的最小宽度大于第一阈值；

[0031] 第二生成单元120，生成第二脉冲序列，第二脉冲序列为窄脉冲序列，第二脉冲序列的序列周期为目标序列周期，窄脉冲序列的脉冲的宽度小于第一阈值；

[0032] 叠加单元130，用于将第一生成单元110生成的第一脉冲序列和第二生成单元120生成的第二脉冲序列叠加为随机序列，使得第二脉冲序列的脉冲叠加在第一脉冲序列的低电平上。

[0033] 具体而言，本发明实施例的生成随机序列的装置100通过将一个低速随机序列即第一脉冲序列，和至少一个窄脉冲序列即第二脉冲序列相叠加来替代高速随机序列。使得叠加得到的随机序列既具有良好的随机性，又具有丰富的高频分量，能够符合新型收发信机的需求，并且生成低速随机序列和窄脉冲序列的装置的成本低于直接产生高速随机序列的装置。

[0034] 其中，低速随机序列可以通过第一生成单元110生成，例如由FPGA生成，也可以通过其它常用的手段生成，如用移位寄存器等逻辑办法来生成，或者可以用数字信号处理器(Digital Signal Processor，DSP)生成，本发明实施例对此不作限定。所生成的低速随机序列是根据最终需要的高速随机序列的速率即目标速率，以及最终需要的高速随机序列的序列周期即目标序列周期生成的。生成的第一脉冲序列即低速随机序列的速率低于目标速率，序列周期为目标序列周期。相应地，所生成的低速随机序列与最终需要的高速随机序列对应，包括低速随机序列的序列周期与高速随机序列的序列周期相对应，并且低速随机序列的脉冲的宽度与高速随机序列的脉冲的宽度相对应。即第一脉冲序列的脉冲的最小宽度大于第一阈值，该第一阈值应是大于或等于高速随机序列的脉冲的最小宽度的，以保证第一脉冲序列相对于高速随机序列，其速率是下降的。

[0035] 窄脉冲序列可以通过第二生成单元120生成，例如通过阶跃恢复二极管 (Step Recovery Diode，SRD)生成。图2为SRD的端口电压和电流波形示意图。SRD是一种特殊的变容二极管，在SRD由正向导通到反向导通(电流由-I0变为I0，时间为ta变为T1)的过程中，SRD两端会产生一个很窄的脉冲电压，而该窄脉冲的位置和宽度可以通过改变模拟器件的参数，或者通过改变激发SRD的脉冲来调节，方法简单，方便使用。窄脉冲序列还可以通过其它方法获得，例如可以设计数字逻辑电路来获得触发窄脉冲，本发明实施例对此不作限定。所生成的第二脉冲序列即窄脉冲序列的序列周期也为目标序列周期。

[0036] 应理解，本发明实施例中的窄脉冲序列的脉冲的宽度小于第一阈值，例如，脉冲的宽度小于1μS或者脉冲的占空比小于10％或20％，可以认为该脉冲为窄脉冲。窄脉冲序列的脉冲的宽度小于第一阈值，可以保证最后叠加得到的随机序列具有丰富的高频分量。

[0037] 叠加单元130将第一生成单元110生成的低速随机序列和第二生成单元120生成的窄脉冲序列叠加，使得窄脉冲序列的脉冲叠加在低速随机序列的低电平上，可以得到叠加的随机序列。根据需要，可以在低速随机序列上叠加一个窄脉冲序列，当获得的脉冲序列的高频分量仍不足时，可以叠加多个窄脉冲序列，本发明实施例对此不作限定。在得到叠加的随机序列后，可以通过输出端口将叠加的随机序列输出，以作为本振序列信号。

[0038] 因此，本发明实施例提供的生成随机序列的装置，通过将低速随机序列即第一脉冲序列和窄脉冲序列即第二脉冲序列叠加，可以生成随机性良好且具有丰富的高频分量的随机序列，并且成本较低。

[0039] 可选地，作为一个实施例，第一生成单元110具体可以用于：

[0040] 根据目标速率和目标序列周期生成第一脉冲序列，使得第一脉冲序列的脉冲的最小宽度为R/fmax，序列周期为T，其中，fmax为目标速率对应的最高频率，R为目标速率与第一脉冲序列的速率的比值，T为目标序列周期。

[0041] 具体而言，假设用于作为本振信号的高速随机序列的脉冲的最高频率为 fmax，则频率最高的脉冲的宽度(即持续时间长度)为1/fmax。作为本振信号的高速随机序列的序列周期为T，序列长度为N＝T fmax，与谐波的基频信号的序列长度相同。在本发明实施例中，由第一生成单元110生成一个速率为高速随机序列的速率1/R的低速随机序列作为基础，再在该低速随机序列上叠加高频分量。低速随机序列的序列周期为T，序列长度为M＝N/R＝T fmax/R，低速随机序列的脉冲的最小宽度为T/M＝R/fmax。该低速随机序列为最终叠加生成的随机序列提供了良好的随机性，并且如果使用FPGA生成该低速随机序列，相较于直接生成高速随机序列而言，IO端口的输出速率降为原来的 1/R，可以大大降低FPGA的成本。

[0042] 可选地，作为一个实施例，第二生成单元120具体用于：

[0043] 生成第二脉冲序列，使得第二脉冲序列的脉冲宽度为1/fmax，序列周期为T。

[0044] 具体而言，第二生成单元120生成的窄脉冲序列可以保证最终叠加得到的随机序列具有足够的高频分量。因为作为本振信号的高速随机序列的脉冲的最高频率为fmax，频率最高的脉冲的宽度为1/fmax，所以该窄脉冲的脉冲宽度为1/fmax。此外，因为需将生成的低速随机序列和窄脉冲序列相叠加，因此生成的窄脉冲序列的高电平和低电平的相对位置与低速随机序列的高电平和低电平的相对位置应尽量一致，序列周期也应一致为T。

[0045] 下面以一个实例来分析本发明实施例的方案。例如，系统本身需要一个长度为160bit的高速随机序列作为本振信号，序列周期为T，每1bit的长度为T/160。则可以先通过FPGA产生一个长度20bit的低速随机序列，每1 bit的长度为T/20。然后生成一个宽度为T/
160的窄脉冲序列，其序列周期也为T，使得窄脉冲序列的脉冲叠加在低速随机序列的低电平上，由此获得的随机序列就得到了足够多的高频分量，在保证了随机性的情况下降IO口的输出的速率降低为原来的1/8。

[0046] 可选地，作为一个实施例，第二生成单元120具体用于：

[0047] 根据第一生成单元110生成的第一脉冲序列，激发生成第二脉冲序列，使得第一生成单元生成的第一脉冲序列的脉冲的上升沿处形成窄脉冲，多个窄脉冲组成第二脉冲序列。

[0048] 具体而言，生成窄脉冲序列的一个简便的方法可以是，生成一个与第一生成单元110生成的第一脉冲序列完全相同的脉冲序列，利用该脉冲序列激发第二生成单元120，可以获得各脉冲低电平的相对位置与低速随机序列的各脉冲低电平的相对位置一致的窄脉冲序列，生成的该窄脉冲序列更易于与低速随机序列叠加而获得需要的高速随机序列。

[0049] 优选地，第二生成单元120可以包括一个SRD。第一生成单元110生成的第一脉冲序列，激发阶跃恢复二极管SRD生成第二脉冲序列。将生成的第一脉冲序列作为SRD的输入，以激发SRD。SRD在输入的低速随机序列的各脉冲的上升沿处产生一个窄脉冲，其它位置恢复为低电平，因此，通过该方法生成的窄脉冲序列的窄脉冲与低速随机序列的各脉冲的上升沿向对应，通过适当的处理后与第一脉冲序列相叠加，就可以获得需要的随机序列。

[0050] 可选地，叠加单元130具体用于：

[0051] 将第一生成单元110生成的第一脉冲序列和/或第二生成单元120生成的第二脉冲序列进行移位，使得第一脉冲序列和第二脉冲序列叠加时，第二脉冲序列叠加在第一脉冲序列相对应的低电平上。

[0052] 具体而言，叠加单元130将第一生成单元110生成的低速随机序列和第二生成单元120生成的窄脉冲序列经过叠加，使得窄脉冲序列的脉冲叠加在低速随机序列的脉冲的低电平上。第一生成单元110生成的低速随机序列和第二生成单元120生成的窄脉冲序列直接叠加可能会将窄脉冲序列的高电平叠加在低速随机序列的高电平上，这样就不能起到使得叠加得到的随机序列具有丰富的高频分量的效果。因此，将生成的两个序列叠加时，必要时需将低速随机序列和/或窄脉冲序列进行移位。对脉冲序列进行移位的手段可以通过在脉冲序列的输出设备上增加延时线，或者将两个脉冲序列的时钟错开，本发明实施例对此不作限定。

[0053] 因此，本发明实施例提供的生成随机序列的装置，通过将FPGA生成的低速随机序列即第一脉冲序列和SRD生成的窄脉冲序列即第二脉冲序列叠加，可以简便地生成随机序列，所生成的随机序列有良好的随机性和丰富的高频分量，并且成本较低。

[0054] 以下将具体介绍本发明一个实施例的生成随机序列的装置200。如图3 所示，该装置200包括：可编程门阵列FPGA210、差分放大器220、阶跃恢复二极管SRD 230、电压比较器240、电压比较器250和输出端口260。其中，FPGA 210用于生成两个完全相同的低速随机序列，即第一脉冲序列和第三脉冲序列，并分别将第一脉冲序列和第三脉冲序列从FPGA 210输出。第一脉冲序列和第三脉冲序列分别经过差分放大器220进行放大。第一脉冲序列经放大后，经过电压比较器240把差分信号变成单端信号，在其后还可以包括延时器件(未示出，如延时线等)对第一脉冲序列进行移位，以便于与另一路叠加；第三脉冲序列经放大后输入SRD 230中，以激发SRD 230 生成与第一脉冲序列相对应的窄脉冲序列即第二脉冲序列，第二脉冲序列也经过电压比较器240把差分信号变成单端信号，在其后还可以经过延时器件 (未示出)进行移位，以便于与第一脉冲序列叠加。经过移位的第一脉冲序列和第二脉冲序列输入电压比较器进行叠加，使得第二脉冲序列叠加在第一脉冲序列相对应的脉冲的低电平上，叠加后的脉冲序列从输出端口输出，以进行后续处理。

[0055] 应理解，在第一脉冲序列和第二脉冲序列两路中可以都设置延时器件，也可以仅在一路中设置，使得第二脉冲序列叠加在第一脉冲序列相对应的脉冲的低电平上即可。此外，上述例子中对第一脉冲序列和第三脉冲序列通过差分放大器进行了放大，在本发明实施例中可以不对脉冲序列进行放大，也可以通过其它器件进行放大，本发明实施例对此不作限定。从输出端口输出的叠加的脉冲序列还可以经过宽带放大器放大，输入混频器的本振端。

[0056] 图4示出了根据本发明实施例的生成随机序列的方法300的示意性流程图。如图4所示，该生成随机序列的方法300包括：

[0057] S310，根据目标速率和目标序列周期生成第一脉冲序列，第一脉冲序列为随机的脉冲序列，并且第一脉冲序列的速率低于目标速率，第一脉冲序列的序列周期为目标序列周期，第一脉冲序列的脉冲的最小宽度大于第一阈值；

[0058] S320，生成第二脉冲序列，第二脉冲序列为窄脉冲序列，第二脉冲序列的序列周期为目标序列周期，窄脉冲序列的脉冲的宽度小于第一阈值；

[0059] S330，将第一脉冲序列和第二脉冲序列叠加为随机序列，使得第二脉冲序列的脉冲叠加在第一脉冲序列的低电平上。

[0060] 具体而言，本发明实施例通过将一个低速随机序列即第一脉冲序列，和至少一个窄脉冲序列即第二脉冲序列相叠加来替代高速随机序列。使得叠加得到的随机序列既具有良好的随机性，又具有丰富的高频分量，能够符合新型收发信机的需求，并且生成低速随机序列和窄脉冲序列的装置的成本低于直接产生高速随机序列的装置。

[0061] 其中，低速随机序列可以通过FPGA生成，也可以通过其它常用的手段生成，如用移位寄存器等逻辑办法来生成，或者可以用DSP生成，本发明实施例对此不作限定。所生成的低速随机序列是根据最终需要的高速随机序列的速率即目标速率，以及最终需要的高速随机序列的序列周期即目标序列周期生成的。生成的第一脉冲序列即低速随机序列的速率低于目标速率，序列周期为目标序列周期。相应地，所生成的低速随机序列与最终需要生成的高速随机序列对应，包括低速随机序列的序列周期与高速随机序列的序列周期相对应，并且低速随机序列的脉冲的宽度与高速随机序列的脉冲的宽度相对应。即第一脉冲序列的脉冲的最小宽度大于第一阈值，该第一阈值应是大于或等于高速随机序列的脉冲的最小宽度的，以保证第一脉冲序列相对于高速随机序列，其速率是下降的。

[0062] 窄脉冲序列可以通过阶跃恢复二极管(Step Recovery Diode，SRD)生成。SRD是一种特殊的变容二极管，在SRD由正向导通到反向导通(电流由-I0变为I0，时间为ta变为T1)的过程中，SRD两端会产生一个很窄的脉冲电压，而该窄脉冲的位置和宽度可以通过改变模拟器件的参数，或者通过改变激发SRD的脉冲来调节，方法简单，方便使用。窄脉冲序列还可以通过其它方法获得，例如可以设计数字逻辑电路来获得触发窄脉冲，本发明实施例对此不作限定。所生成的第二脉冲序列即窄脉冲序列的序列周期也为目标序列周期。

[0063] 应理解，本发明实施例中的窄脉冲序列的脉冲的宽度小于第一阈值，例如，脉冲的宽度小于1μS或者脉冲的占空比小于10％或20％，可以认为该脉冲为窄脉冲。窄脉冲序列的脉冲的宽度小于第一阈值，可以保证最后叠加得到的随机序列具有丰富的高频分量。

[0064] 将低速随机序列和窄脉冲序列叠加，使得窄脉冲序列的脉冲叠加在低速随机序列的脉冲的低电平上，可以得到高速随机序列。根据需要，可以在低速随机序列上叠加一个窄脉冲序列，当获得的脉冲序列的高频分量仍不足时，可以叠加多个窄脉冲序列，本发明实施例对此不作限定。在得到叠加的随机序列后，可以通过输出端口将叠加的随机序列输出，以作为本振序列信号。

[0065] 因此，本发明实施例提供的生成随机序列的装置，通过将低速随机序列即第一脉冲序列和窄脉冲序列即第二脉冲序列叠加，可以生成随机性良好且具有丰富的高频分量的随机序列，并且成本较低。

[0066] 可选地，作为一个实施例，S310根据目标速率和目标序列周期生成第一脉冲序列，包括：

[0067] 根据目标速率和目标序列周期生成第一脉冲序列，使得第一脉冲序列的脉冲的最小宽度为R/fmax，序列周期为T，其中，fmax为目标速率对应的最高频率，R为目标速率与第一脉冲序列的速率的比值，T为目标序列周期。

[0068] 具体而言，假设用于作为本振信号的高速随机序列的脉冲的最高频率为 fmax，则频率最高的脉冲的宽度(即持续时间长度)为1/fmax。作为本振信号的高速随机序列的序列周期为T，序列长度为N＝T fmax，与谐波的基频信号的序列长度相同。在本发明实施例中，生成一个速率为高速随机序列的速率 1/R的低速随机序列作为基础，再在该低速随机序列上叠加高频分量。低速随机序列的序列周期为T，序列长度为M＝N/R＝T fmax/R，低速随机序列的脉冲的最小宽度为T/M＝R/fmax。该低速随机序列为最终叠加生成的随机序列提供了良好的随机性，并且如果使用FPGA生成该低速随机序列，相较于直接生成高速随机序列而言，IO端口的输出速率降为原来的1/R，可以大大降低 FPGA的成本。

[0069] 可选地，作为一个实施例，S320生成第二脉冲序列，包括：

[0070] 生成第二脉冲序列，使得第二脉冲序列的脉冲宽度为1/fmax，序列周期为T。

[0071] 具体而言，窄脉冲序列可以保证最终叠加得到的随机序列具有足够的高频分量。因为作为本振信号的高速随机序列的脉冲的最高频率为fmax，频率最高的脉冲的宽度为1/fmax，所以该窄脉冲的脉冲宽度为1/fmax。此外，因为需将生成的低速随机序列和窄脉冲序列相叠加，因此生成的窄脉冲序列的高电平和低电平的相对位置与低速随机序列的高电平和低电平的相对位置应尽量一致，序列周期也应一致为T。

[0072] 可选地，作为一个实施例，S320生成第二脉冲序列，包括：

[0073] 根据第一脉冲序列，激发生成第二脉冲序列，使得第一脉冲序列的脉冲的上升沿处形成窄脉冲，多个窄脉冲组成所述第二脉冲序列。

[0074] 具体而言，生成窄脉冲序列的一个简便的方法可以是，生成一个与低速随机序列完全相同的脉冲序列，利用该脉冲序列激发可以产生窄脉冲序列的器件，可以获得各脉冲低电平的相对位置与低速随机序列的各脉冲低电平的相对位置一致的窄脉冲序列，生成的该窄脉冲序列更易于与低速随机序列叠加而获得需要的高速随机序列。

[0075] 优选地，根据第一脉冲序列，激发生成第二脉冲序列，包括：

[0076] 根据第一脉冲序列，激发SRD生成第二脉冲序列。将第一脉冲序列作为SRD的输入，以激发SRD。SRD在输入的低速随机序列的各脉冲的上升沿处产生一个窄脉冲，其它位置恢复为低电平，因此，通过该方法生成的窄脉冲序列的窄脉冲与低速随机序列的各脉冲的上升沿向对应，通过适当的处理后与第一脉冲序列相叠加，就可以获得需要的随机序列。

[0077] 可选地，作为一个实施例，S330将第一脉冲序列和第二脉冲序列叠加为随机序列，包括：

[0078] 将第一脉冲序列和/或第二脉冲序列进行移位，使得第一脉冲序列和第二脉冲序列叠加时，第二脉冲序列叠加在第一脉冲序列相对应的低电平上。

[0079] 具体而言，生成的低速随机序列和窄脉冲序列经过叠加，使得窄脉冲序列的脉冲叠加在低速随机序列的脉冲的低电平上。生成的低速随机序列和窄脉冲序列直接叠加可能会将窄脉冲序列的高电平叠加在低速随机序列的高电平上，这样就不能起到使得叠加得到的随机序列具有丰富的高频分量的效果。因此，将生成的两个序列叠加时，必要时需将低速随机序列和/或窄脉冲序列进行移位。对脉冲序列进行移位的手段可以通过在输出设备上增加延时线，或者将两个脉冲序列的时钟错开，本发明实施例对此不作限定。

[0080] 因此，本发明实施例提供的生成随机序列的方法，通过将低速随机序列即第一脉冲序列和窄脉冲序列即第二脉冲序列叠加，可以简便的生成高速随机序列，所生成的高速随机序列有良好的随机性和丰富的高频分量，并且成本较低。

[0081] 以下将结合一个具体的例子对本发明实施例的生成随机序列的方法 400，进行详细的说明。如图5所示，该方法400包括：

[0082] S410，根据需要生成的高速随机序列，由FPGA生成与该高速随机序列对应的低速随机序列。其中，高速随机序列的脉冲的最高频率为fmax，对应的脉冲宽度为1/fmax，序列周期为T，序列长度为N＝T fmax；生成的低速随机序列的最高频率的脉冲的宽度为R/fmax，序列周期为T，序列长度为M＝N/R＝T fmax/R，生成的低速随机序列的波形示意图如图6A所示。

[0083] S420，将与S410中生成的低速随机序列完全相同的一个脉冲序列输入 SRD，以激发SRD。由SRD生成窄脉冲序列，该窄脉冲序列的脉冲宽度为 1/fmax，序列周期为T，其波形示意图如图6B所示。

[0084] S430，将生成的低速随机序列和/或窄脉冲序列进行移位，以便于将两个脉冲序列相叠加。

[0085] S440，将经过S430步骤处理的低速随机序列和窄脉冲序列叠加为随机序列，使得窄脉冲序列的脉冲叠加在低速随机序列的低电平上。叠加后的随机序列的波形示意图如图6C所示。

[0086] 下面对以上方法所得到的低速随机序列和叠加得到的随机序列、以及由 FPGA直接生成的高速随机序列的随机性加以分析。可以通过不同频率的归一化傅里叶系数来表征不同频率上的功率密度。通过傅里叶系数向量构成托普利茨(Toeplitz)矩阵，计算矩阵的自相关系数矩阵，然后通过自相关系数矩阵的元素的幅值来表征随机性。

[0087] 根据计算结果可以得出由FPGA直接生成的高速随机序列的相关性较低，随机性较好。由FPGA生成的低速随机序列的高频分量幅度很低，序列的相关性也较强，随机性较差。低速随机序列和窄脉冲序列叠加得到的随机序列相比原本的低速随机序列，高频分量的功率密度有了明显提升，而随机性也较低速随机序列改善很多。

[0088] 因此，本发明实施例提供的生成随机序列的方法，通过将FPGA生成的低速随机序列即第一脉冲序列和SRD生成的窄脉冲序列即第二脉冲序列叠加，可以简便地生成随机序列，所生成的随机序列有良好的随机性和丰富的高频分量，并且成本较低。

[0089] 应理解，在本发明各实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

[0090] 另外，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在 A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

[0091] 本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

[0092] 所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

[0093] 在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。

[0094] 所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本发明实施例方案的目的。

[0095] 另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

[0096] 所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM， Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

[0097] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

标题	发布/更新时间	阅读量
生成随机序列的方法和装置	2020-05-14	386
一种用于顺序等效采样系统中的窄脉冲产生电路	2020-05-16	852
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生成随机序列的方法和装置

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