【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は保持期間前のサンプル期間中に電流端子に現われる入力電流にほぼ等しい出力電流を保持期間中電流端子に供給する電流メモリセルであって、第１電流端子と、ソース、ドレインおよびゲートを有し、ドレインを前記第１電流端子に結合する第１トランジスタと、前の第１トランジスタのソースおよびゲート間に挿入されたコンデンサと、サンプル期間中前の第１トランジスタのゲートを第１電流端子に結合する第１スイッチとを具える電流メモリセルに関するものである。

【０００２】

【従来の技術】この型の電流メモリセルは米国特許第４，９６７，１４０号から既知である。 この従来の型の電流メモリセルはデジタル−アナログ変換器を正確に較正し得る電流源として、並びにアナログ離散時間信号処理（スイッチド電流技術）の電流メモリ、ダイナミック電流ミラー回路および電流ドライバとして用いることができる。 これら素子は電流コピアとも称される。

【０００３】

【発明が解決しようとする課題】電流メモリセルの第１
トランジスタはしばしば集積回路のＰ型基板のＮＭＯＳ
トランジスタとする。 この電流メモリセルは、基板効果のため、例えば同一基板に形成されたデジタル回路により生ずる基板電圧変化に感応するようになる。 保持期間中、ＮＭＯＳトランジスタのゲートはトリステートとなり、サンプル期間中生じる電流により確立されるコンデンサの電圧は供給電流を保持するようになる。 従ってソースおよび基板間の電圧変化によって基板効果のため、
供給電流に悪影響を及ぼすようになる。 この効果は基板をソースに部分的に接続することにより低減させることができる。 しかし、これは単に部分効果である。 その理由はゲートが基板の下に直接到達し得ないからである。
また、種々の理由で、電流メモリセルのソースを基板に接続するのが不所望である場合がしばしばある。 さらに、ＮＭＯＳ電流メモリセルは、同一チップに配置された雑音源により発生し、ＮＭＯＳトランジスタにより捕捉される少数電荷キャリアにも感応するようになる。

【０００４】特定の用途に対してはＮＭＯＳ電流メモリセルの代わりにＰＭＯＳ電流メモリセルを用いることができ、この際、ＰＭＯＳトランジスタは任意の雑音のない電圧源に接続し得るＮ型ウエル内に埋設する。 この解決手段はシステムに供給する入力電流およびこれから出る出力電流の方向が何ら影響を及ぼさない場合にのみ可能である。 しかし、両型式の電流メモリセル、例えば２
方向デジタル−アナログ変換器を用いる必要のあるシステムも存在する。 この場合には一方の電流メモリセル（ＮＭＯＳ）が電流シンクとして作用し、他方の電流メモリセル（ＰＭＯＳ）が電流源として作用する。

【０００５】本発明の目的は、基板電圧の変化には殆ど感応せず、同一チップの雑音源の少数電荷キャリアにも感応しない電流シンク型の電流メモリセルを提供せんとするにある。

【０００６】

【課題を解決するための手段】本発明は保持期間前のサンプル期間中に電流端子に現われる入力電流にほぼ等しい出力電流を保持期間中電流端子に供給する電流メモリセルであって、第１電流端子と、ソース、ドレインおよびゲートを有し、ドレインを前記第１電流端子に結合する第１トランジスタと、前の第１トランジスタのソースおよびゲート間に挿入されたコンデンサと、サンプル期間中前の第１トランジスタのゲートを第１電流端子に結合する第１スイッチとを具えるものにおいて、第２電流端子と、各々がソース、ドレインおよびゲートを有し、
第１トランジスタの導電型とは逆の導電型の第２および第３トランジスタとを具え、第２トランジスタのドレインを前記第１電流端子に結合し、第３トランジスタのドレインを第２電流端子に結合し、第２トランジスタのゲートを第３トランジスタのゲートに接続し、第２および第３トランジスタのゲートおよびソースにより形成されるゲート−ソース接合を並列に接続し、他に前記第２および第３トランジスタのゲートを保持期間中前記第１電流端子に結合し、サンプル期間中第２電流端子に結合する第２スイッチを具えることを特徴とする。

【０００７】

【作用】第２および第３トランジスタは第２スイッチと組合せてサンプル期間および保持期間で反転する入力および出力を有するＮＭＯＳ電流ミラー回路を形成する。
サンプル期間では、第２電流端子に供給される電流を第１電流端子でコピーし且つ第１トランジスタに入力する。 保持期間では、第１トランジスタを保持すべき電流を第１電流端子に流すとともに第２電流端子にコピーする。 従って保持期間における不正確さは何らの役目も呈さない。 その理由はこの保持期間中の不正確さがサンプル期間の不正確さの反転となるからである。 従って基板電圧の変化は電流ミラー回路の電流転送に何ら影響を及ぼさない。 その理由はこれらの電流変化は両トランジスタに同様の効果を呈するからである。 電流源として配列された第１トランジスタおよび電流ミラー回路は基板電圧の変化に感応しない電流シンク型の電流メモリセルを構成する。 第１トランジスタが逆導電型（ＰＭＯＳ）のトランジスタであるため、このトランジスタは少数電荷キャリアが流入するのを防止するために分離Ｎウエル内に形成するようにする。

【０００８】本発明電流メモリセルの第２例は、保持期間前のサンプル期間中に電流端子に現われる入力電流にほぼ等しい出力電流を保持期間中電流端子に供給する電流メモリセルであって、第１電流端子と、ソース、ドレインおよびゲートを有し、ドレインを前記第１電流端子に結合する第１トランジスタと、前の第１トランジスタのソースおよびゲート間に挿入されたコンデンサと、サンプル期間中前の第１トランジスタのゲートを第１電流端子に結合する第１スイッチとを具えるものにおいて、
第２電流端子と、各々がソース、ドレインおよびゲートを有し、第１トランジスタの導電型とは逆の導電型の第２および第３トランジスタとを具え、第２トランジスタのドレインを前記第１電流端子に結合し、第３トランジスタのドレインを第２電流端子に結合し、第２トランジスタのゲートを第３トランジスタのゲートに接続し、第２および第３トランジスタのゲートおよびソースにより形成されるゲート−ソース接合を並列に接続し、他に前記第３トランジスタのゲートおよび第２電流端子間にほぼ一定の電圧差を発生する手段と、前記第２電流端子に結合されたバイアス電流源とを具えることを特徴とする。

【０００９】また、第２および第３トランジスタもＮＭ
ＯＳ電流ミラー回路を構成する。 この場合その入力端子は第２電流端子を形成するとともにバイアス電流源から電流を受ける。 さらにその出力端子は第１電流端子に結合する。 サンプル期間中、第１電流端子に供給される電流とバイアス電流源のミラー電流との差に等しい電流がダイオード配列の第１トランジスタに流れるようになる。 また、保持期間中電流源として作用する第１トランジスタの電流とバイアス電流源のミラー電流源との和に等しい電流が第１電流端子に得られるようになる。 この第２例では電流ミラー回路の不正確さは何ら影響を与えない。 従って基板電圧変化も電流ミラー回路の電流転送には何ら影響を与えない。 その理由はこれら電圧変化が両トランジスタに同様に影響するからである。 また電流源配列の第１トランジスタと電流ミラー回路の組合せによっても基板電圧変化に感応しない電流シンク型の電流メモリセルを構成する。 さらに、この場合には第１トランジスタは逆導電型（ＰＭＯＳ）を呈するとともに少数電荷キャリアが導入するのを防止する分離Ｎウエルに形成する。

【００１０】両電圧変化において、基板およびトランジスタの導電型が互いに逆の導電型、即ち、Ｐ型ウエルにＮ型基板、ＰＭＯＳ電流ミラー回路およびＮＭＯＳ蓄積トランジスタとなるように選定することができる。

【００１１】本発明の第３例では、前記第１、第２および第３トランジスタのドレインの少なくとも１つをカスコード回路を経て関連する電流端子に結合し、このカスコード回路は、他のバイアス電流源と、ソース、ドレインおよびゲートを有し、関連する前記第１，第２および第３トランジスタの導電型と同一導電型のカスコードトランジスタおよび負帰還トランジスタとを具え、カスコードトランジスタのドレインを関連する電流端子に接続し、カスコードトランジスタのソースおよび負帰還トランジスタのゲートを関連する第１，第２および第３トランジスタのドレインに接続し、負帰還トランジスタのソースを関連する第１，第２および第３トランジスタのソースに接続し、負帰還トランジスタのドレインおよびカスコードトランジスタのゲートをバイアス電流源に接続するようにしたことを特徴とする。

【００１２】カスコード回路によれば、第１，第２および／または第３トランジスタの出力インピーダンスを著しく増大する。 これがため、第１および第２電流端子の電圧変化は電流端子を流れる電流に殆ど影響を与えず、
これにより電流メモリセルの精度を増大させるようにする。

【００１３】

【実施例】図面につき本発明の実施例を説明する。 図１
は本発明電流メモリセルの第１例を示す。 即ち、ＰＭＯ
ＳトランジスタＰ１のソースを正の給電端子１に接続する。 このトランジスタのゲート−ソース接合をコンデンサ２により側路し、このコンデンサは別個のコンデンサ、またはトランジスタＰ１の内部ゲート−ソース容量により形成する。 トランジスタＰ１のドレインを第１電流端子３に結合する。 トランジスタＰ１のゲートおよび電流端子３間には第１スイッチＳ１を挿入する。 このスイッチＳ１は２つの状態ＡおよびＢを有する。 状態Ａでは、スイッチＳ１によりトランジスタＰ１のゲートを第１電流端子３に接続する。 状態Ｂでは、この接続を遮断する。 また電流メモリセルには２つのＮＭＯＳトランジスタＮ１およびＮ２を具え、これらトランジスタのソースを負の給電端子４に接続するとともにそのゲートを相互接続する。 トランジスタＮ１のドレインを第１電流端子３に結合する。 トランジスタＮ２のドレインを第２電流端子５に結合する。 第２スイッチＳ２によって、両トランジスタＮ１およびＮ２のゲートを状態Ａ電流端子第２電流端子に接続するとともに状態Ｂでは第１電流端子に接続する。 トランジスタＮ１およびＮ２は基板に形成し、これに基板電圧を基板端子６を経て印加する。 トランジスタＰ１は例えば正の給電端子１に接続されたＮ−
ウエル内に形成する。

【００１４】サンプル期間中スイッチＳ１およびＳ２は状態Ａをとる。 従ってトランジスタＮ１およびＮ２は電流ミラー回路を構成し、この場合その第２電流端子５は入力端子を形成するとともに第１電流端子３は出力端子を構成する。 電流源（図示せず）により第２電流端子５
に供給される電流源Ｉは電流端子３にコピーされるとともにダイオードとして配列されたトランジスタＰ１を経て流れる。 トランジスタＰ１を流れる電流を示す電圧をコンデンサ２の両端間に形成する。 サンプル期間後に保持期間が到来する。 次いでスイッチＳ１およびＳ２は状態Ｂをとる。 この場合トランジスタＮ１およびＮ２は電流ミラー回路を構成し、この場合その第１電流端子３は入力端子を構成し、第２電流端子５は出力端子を構成する。 従ってトランジスタＰ１は電流源として配列され、
これにより電流端子３に、前のサンプル期間中にトランジスタＰ１を流れる電流よりも大きな電流を供給する。
この電流はトランジスタＮ１およびＮ２により第２電流端子５にコピーされるとともに負荷（図示せず）に流れるようになる。

【００１５】電流端子５では、トランジスタ構体Ｐ１、
Ｎ１およびＮ２は電流シンクとして作用し、従って電流Ｉは電流端子５で捕捉されるようになる。 かかる電流シンクは、トランジスタＰ１およびスイッチＳ１の構体と相補を成す構体でスイッチを有する単一ＮＭＯＳトランジスタにより達成させることができる。 この場合には基板電圧は基板効果のため供給電流に影響を与えるようになる。 この効果は基板を単一ＮＭＯＳトランジスタのソースに部分的に接続することにより低減させることができる。 これは常時満足に行い得るものではない。 その理由はこれがゲートの下側の基板まで到達し得ないからである。 さらに、特に複雑な集積回路ではソースが接続された負の給電端子４を基板接続部６に結合するのは不所望である。 図に示す電流メモリセルは基板電圧に不感応となる電流シンクの特性を示す。 ＰＭＯＳトランジスタＰ１は雑音のない電圧源に接続され得るＮ−ウエルに埋設する。 電流ミラー回路Ｎ１−Ｎ２の電流転送は基板電圧には影響を受けない。 その理由はこれら電流ミラー回路がこれらトランジスタＮ１およびＮ２に等しく影響を受けるからである。

【００１６】トランジスタＮ１およびＮ２の不等性は保持期間の電流メモリセルはサンプル期間に存在する電流をコピーする精度には何ら影響を与えない。 サンプル期間および保持期間のにおけるコピーは互いに逆となるため、この不等性は除去されるようになる。

【００１７】スイッチＳ１およびＳ２は例えばＭＯＳトランジスタによって既知のように形成することができる。 また、電流メモリセルの精度は電流端子３および５の電圧変化によっても決まる。 これら変化はトランジスタＰ１、Ｎ１およびＮ２の有限出力インピーダンスから生じる電流端子を流れる電流に影響を与えるようになる。 これらトランジスタをカスコード接続することにより出力インピーダンスを大きくすることができる。

【００１８】図２はトランジスタＰ１、Ｎ１およびＮ２
がそれぞれカスコード回路を具える電流メモリセル第１
例の他の例を示す。 しかし、全てのトランジスタがカスコード回路を具えない場合も存在する。 本例では、トランジスタＮ１のカスコード回路はカスコードトランジスタＮＣ１と、負帰還トランジスタＮＦ１と、バイアス電流源７とを具える。 カスコードトランジスタＮＣ１および負帰還トランジスタＮＦ１はトランジスタＮ１と同一導電型とする。 カスコードトランジスタＮＣ１のドレインを第１電流端子３に接続する。 カスコードトランジスタＮＣ１のソースをトランジスタＮ１のドレインに接続するとともに負帰還トランジスタＮＦ１のゲートに接続し、この負帰還トランジスタのソースを負の給電端子４
に接続する。 カスコードトランジスタＮＣ１のゲートを負帰還トランジスタＮＦ１のドレインに接続する。 バイアス電流源７によって負帰還トランジスタＮＦ１のドレインにバイアス電流を供給するとともに負帰還トランジスタＮＦ１に対する高インピーダンス負荷を形成する。
トランジスタＮ１のドレイン−ソース電圧の変化は負帰還トランジスタＮＦ１により増幅するとともに反転し、
且つカスコードトランジスタＮＣ１を経て帰還する。 これがため、トランジスタＮ１により供給された電流はほぼ一定となる。 トランジスタＮ２およびＰ１に対しても同様のカスコード回路を配列し、従ってカスコードトランジスタに対しＮＣ２およびＰＣ１の符号を付し、負帰還トランジスタに対しＮＦ２およびＰＦ１を付し、バイアス電流源に対し８および９をそれぞれ付す。

【００１９】図３はトランジスタＰ１、Ｎ１およびＮ２
に対し交互のカスコード回路を具える第２の例を示す。
図２に示す回路の負帰還トランジスタＮＦ１、ＮＦ２およびＰＦ１は省略するとともにバイアス電流源７、８および９の代わりにバイアス電圧源１０、１１および１２
を用い、これにより好適に選択されたバイアス電流をカスコードトランジスタＮＣ１、ＮＣ２およびＰＣ１のゲートに供給する。

【００２０】図４は電流メモリセルの第２の例を示す。
本例では、字１に示す第１変形例の回路と同様の回路を示す。 この第２の変形例から明らかなようにスイッチＳ
２は省略する。 トランジスタＮ２のゲートおよび第２電流端子５間の電圧差を短絡回路ライン２１により一定レベルに保持する。 電圧ホロワ、例えばソースホロワによっても同様の高かを得ることができる。 この場合ソースホロワのゲートを第２電流端子５に接続するとともにそのソースをトランジスタＮ２のゲートに接続する。 これがため、トランジスタＮ１およびＮ２によって電流ミラー回路を形成し、この場合その第２電流端子５を入力端子とし、第１電流端子を出力端子とする。 第２電流端子５はバイアス電流源２０に結合し、これによりバイアス電流ＩＯを発生する。 このバイアス電流ＩＯはミラー化してミラー電流Ｉ１として第１電流端子３に流れる。 サンプル期間中スイッチＳ１は状態Ａにある。 従って電流Ｉ３は電流源（図示せず）により第１電流端子３び供給される。 これがため、電流Ｉ１−Ｉ３に等しい差電流Ｉ
２はトランジスタＰ１に流れるようになる。 保持期間中スイッチＳ１は状態Ｂにある。 従ってトランジスタＰ１
によって電流Ｉ２＝Ｉ１−Ｉ３を第１電流端子３に供給し、この電流端子Ｉ２も電流ミラー回路のトランジスタＮ１およびＮ２によりこの端子から取出す。 これがため電流Ｉ２＝Ｉ１−Ｉ３に等しい電流を第１電流端子３に供給する。 従ってサンプル期間中第１電流端子３に供給される電流は保持期間中負荷（図示せず）の両端間に得るようにする。

【００２１】図５および図６は第２変形例の第１および第２例を示し、本例の特徴は図２および図３にそれぞれ示すものと同一であり、従ってその説明は省略する。

【００２２】電流メモリセルのこれら変形例はＰ型基板に設けられた２つのＮＭＯＳトランジスタＮ１およびＮ
２と、Ｎ−ウエルに設けられたＰＭＯＳトランジスタを有するものとして説明した。 或は又、電流ミラー回路としての２つのＰＭＯＳトランジスタおよび蓄積電流源としてのＰ−ウエルに設けられた１つのＮＭＯＳトランジスタを具えるＮ型基板を基材として用いることもできる。

【図面の簡単な説明】

【図１】本発明電流メモリセルの第１例の構成を示す回路図である。

【図２】本発明電流メモリセルの第１例の他の構成を示す回路図である。

【図３】本発明電流メモリセルの第１例の更に他の構成を示す回路図である。

【図４】本発明電流メモリセルの第２例の構成を示す回路図である。

【図５】本発明電流メモリセルの第２例の他の構成を示す回路図である。

【図６】本発明電流メモリセルの第２例の更に他の構成を示す回路図である。

【符号の説明】

１ 正の給電端子 ２ コンデンサ ３ 第１電流端子 ４ 負の給電端子 ５ 第２電流端子 ６ 基板接続部 ７ バイアス電流源 ８ バイアス電流源 ９ バイアス電流源 １０ バイアス電圧源 １１ バイアス電圧源 １２ バイアス電圧源 Ｐ１ ＰＭＯＳトランジスタ Ｎ１，Ｎ２ ＮＭＯＳトランジスタ Ｓ１，Ｓ２ スイッチ ＰＣ１ カスコードトランジスタ ＰＦ１ 負帰還トランジスタ ＮＣ１，ＮＣ２ カスコードトランジスタ ＮＦ１，ＮＦ２ 負帰還トランジスタ ２０ バイアス電流源 ２１ 短絡回路ライン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘンドリカス ヨハネス スホーウェナー ルス オランダ国 5621 ベーアー アインドー フェン フルーネバウツウェッハ１