【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パワーオンリセット回路に関し、特にＣＭＯＳ集積回路の利用に有効なパワーオンリセット回路に関する。

【０００２】

【従来の技術】従来のパワーオンリセット回路は、例えば、特開昭６１−２９６８１７号に示される回路構成のものが広く知られている。 この一例を図４に示す。 図４
に示すパワーオンリセット回路は、電源端子１と、接地点２と、出力端子３と、接続点（節点）４とを持ち、電源端子１と接地点２との間に直列に接続された抵抗器２
０および容量器２１から成る積分回路と、抵抗器２０と容量器２１との接続点４に入力端が接続され、出力端が出力端子３に接続されたインバータ回路１０とを有する。

【０００３】次に、図４を参照して従来のパワーオンリセット回路の動作について説明する。

【０００４】電源端子１に電圧が印加される前は、インバータ回路１０の出力はロウレベルとなっている。

【０００５】この状態において、電源端子１に電圧が印加されると、抵抗器２０と容量器２１の接続点４の電圧が、抵抗器２０と容量器２１とで構成される積分回路のそれら抵抗値と容量値との積で表される時定数によって決まる速度で上昇する。 さらに、接続点４の電位がインバータ回路１０の閾値を越えると、インバータ回路１０
は反転動作を行う。 従って、出力端子３の電位は、電源投入時から積分回路の時定数によって決まる時間だけハイレベルとなり、その時間だけリセット信号を出力していた。

【０００６】

【発明が解決しようとする課題】上述したように、従来のパワーオンリセット回路では、抵抗器と容量器とによって構成される積分回路の時定数によって決まる時間だけリセット信号を出力している。 このため、リセット信号の出力期間を長くしようとすると、大抵抗値の大抵抗器と大容量値の大容量器を用いなければならず、ＣＭＯ
Ｓ回路の高集積化が困難であった。

【０００７】また、電源電圧の立ち上がり時間が積分回路の時定数よりも大きくなる場合がある。 このような場合、接続点４の電位が常に電源電圧と等しくなる。 このため、インバータ回路１０の出力は常にロウレベルとなり、出力端子３にリセット信号が出力されなくなるという問題点があった。

【０００８】従って、本発明の目的は、集積回路の集積度を高くし、かつ内部回路の初期化を確実に行なうことができるパワーオンリセット回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明のパワーオンリセット回路は、第１の電源に接続されたカレントミラー回路と、ソースが第２の電源に接続され、定電流源として動作する第１のディプリッション形トランジスタと、ドレインがカレトミラー回路の出力端子に接続され、ソースが第２の電源に接続され、定電流源として動作する第２のディプリッション形トランジスタと、一方がカレントミラー回路の入力端子に接続され、他方が第１の電源に接続された積分容量と、一端がカレントミラー回路の入力端子に接続され、他端が第１のディプリッション形トランジスタのドレインに接続され、第１の電源と第２
の電源との間の電圧に応じたゲート・ソース間電圧が印加される、少なくとも１つのＭＯＳトランジスタと、から構成され、カレントミラー回路の出力電流が第２のディプリッション形トランジスタの駆動電流よりも大きくなるように設計されていることを特徴とする。

【００１０】本発明の第１の態様によれば、上記少なくとも１つのＭＯＳトランジスタが、ゲートが第１の電源に接続されたＮチャネルＭＯＳトランジスタと、ゲートが第２の電源に接続され、ドレインがＮチャネルＭＯＳ
トランジスタのドレインに接続されたＰチャネルＭＯＳ
トランジスタとから構成されたパワーオンリセット回路が得られる。

【００１１】本発明の第２の態様によれば、上記少なくとも１つのＭＯＳトランジスタは、ゲートが第２の電源に接続されたＰチャネルＭＯＳトランジスタから構成されたパワーオンリセット回路が得られる。

【００１２】本発明の第３の態様によれば、上記少なくとも１つのＭＯＳトランジスタは、ゲートとドレインが短絡されたＭＯＳトランジスタから構成されたパワーオンリセット回路が得られる。

【００１３】

【実施例】次に、本発明の実施例について図面を参照して説明する。

【００１４】図１は本発明の第１の実施例によるパワーオンリセット回路を示す回路図である。

【００１５】図示のパワーオンリセット回路は、電源端子１と、接地点２と、出力端子３と、第１乃至第４の節点４、５、６および７とを持つ。 パワーオンリセット回路は、インバータ回路１０と、容量器１１と、第１および第２のＰチャネルＭＯＳトランジスタ１２および１３
と、第１および第２のディプリッション形ＮチャネルＭ
ＯＳトランジスタ１４および１５と、エンハンスメント形ＮチャネルＭＯＳトランジスタ１６と、第３のＰチャネルＭＯＳトランジスタ１７とを有する。

【００１６】インバータ回路１０では、その入力端が第１の節点４に接続され、出力端が出力端子３に接続されている。 容量器１１の一方は電源端子１に接続され、他方は第２の節点５に接続されている。

【００１７】第１のＰチャネルＭＯＳトランジスタ１２
では、そのゲートが第２の節点５に接続され、ドレインが第１の節点４に接続され、ソースが電源端子１に接続されている。 第２のＰチャネルＭＯＳトランジスタ１３
では、そのゲートおよびドレインが第２の節点５に接続され、ソースが電源端子１に接続されている。 従って、
第１および第２のＰチャネルＭＯＳトランジスタ１２および１３によってカレントミラー回路が構成されている。 本実施例では、第１および第２のＰチャネルＭＯＳ
トランジスタ１２および１３の電流駆動能力比を１対１
に設計してある。 従って、第２の節点５はカレントミラー回路の入力端子であり、第１の節点４はカレントミラー回路の出力端子である。

【００１８】第１のディプリッション形ＮチャネルＭＯ
Ｓトランジスタ１４では、そのソースおよびゲートが接地され、ドレインが第３の節点６に接続されている。 第２のディプリッション形ＮチャネルＭＯＳトランジスタ１５では、そのソースおよびゲートが接地され、ドレインが第１の節点４に接続されている。 本実施例では、第１のディプリッション形ＮチャネルＭＯＳトランジスタ１４の電流駆動能力は第２のディプリッション形ＮチャネルＭＯＳトランジスタ１５の電流駆動能力よも大きくなるように設計されている。

【００１９】エンハンスメント形ＮチャネルＭＯＳトランジスタ１６では、そのソースが第４の節点７に接続され、ドレインが第２の節点５に接続され、ゲートが電源端子１に接続されている。 第３のＰチャネルＭＯＳトランジスタ１７では、そのソースが第４の節点７に接続され、ドレインが第３の節点６に接続され、ゲートが接地されている。

【００２０】次に、第１の実施例のパワーオンリセット回路の動作について説明する。

【００２１】電源端子１に電圧が印加される前は、出力端子３はロウレベルである。

【００２２】この状態で、電源端子１に電圧が印加されたとする。 この場合、容量器１１によって第２の節点５
の電位が電源電圧まで上昇し、第１および第２のＰチャネルＭＯＳトランジスタ１２および１３がオフし、エンハンスメント形ＮチャネルＭＯＳトランジスタ１６がオンする。 また、第１および第２のディプリッション形Ｎ
チャネルＭＯＳトランジスタ１４および１５は、それらのソースおよびゲートがそれぞれ接地されているので、
電流源として働き、第１および第３の節点４および６をロウレベルにする。 従って、第３のＰチャネルＭＯＳトランジスタ１７はオンし、インバータ回路１０を介した出力端子３の電位はハイレベルとなる。

【００２３】さて、電源投入後、エンハンスメント形Ｎ
チャネルＭＯＳトランジスタ１６と第３のＰチャネルＭ
ＯＳトランジスタ１７がオンしているので、第１のディプリッション形ＮチャネルＭＯＳトランジスタ１４の電流駆動能力によって決まる電流で容量器１１の電荷が放電され、第２の節点５の電位が下がり始める。 この第２
の節点５の電位が｛（電源電圧）−（ＰチャネルＭＯＳ
トランジスタのスレショルド電圧）｝よりも低くなると、第１および第２のＰチャネルＭＯＳトランジスタ１
２および１３はオンする。 さらに、第１および第２のＰ
チャネルＭＯＳトランジスタ１２および１３は電流駆動能力比が１対１のカレントミラー回路を形成しているので、第１のＰチャネルＭＯＳトランジスタ１２を流れる電流は、第１のディプリッション形ＮチャネルＭＯＳトランジスタ１４の電流駆動能力によって決まる電流と等しいものとなる。

【００２４】ここで、第１のディプリッション形ＮチャネルＭＯＳトランジスタ１４の電流駆動能力が第２のディプリッション形ＮチャネルＭＯＳトランジスタ１５の電流駆動能力よも大きくなるように設計されているので、第１の節点４の電位はロウレベルからハイレベルへと変化し、インバータ回路１０を介した出力端子３の電位はハイレベルからロウレベルへと変化する。 従って、
出力端子３は、電源投入時から、容量器１１の容量値と第１のディプリッション形ＮチャネルＭＯＳトランジスタ１４の電流駆動能力、及びＰチャネルＭＯＳトランジスタのスレショルド電圧によって決まる時間だけ、ハイレベルのリセット信号を出力する。

【００２５】次に、電源電圧の立ち上がり時間が積分回路の時定数よりも大きくなった場合の動作について説明する。 この場合、電源電圧が｛（エンハンスメント形Ｎ
チャネルＭＯＳトランジスタ１６のスレショルド電圧）
＋（第３のＰチャネルＭＯＳトランジスタ１７のスレショルド電圧）｝を越えると、第１および第２のＰチャネルＭＯＳトランジスタ１２および１３、エンハンスメント形ＮチャネルＭＯＳトランジスタ１６、および第３のＰチャネルＭＯＳトランジスタ１７がオンする。

【００２６】ここで、第１のディプリッション形ＮチャネルＭＯＳトランジスタ１４の電流駆動能力が第２のディプリッション形ＮチャネルＭＯＳトランジスタ１５の電流駆動能力よも大きくなるように設計されているので、第１の節点４はロウレベルからハイレベルへと変化し、インバータ回路１０を介した出力端子３からは、電源投入時から、電源電圧が｛（エンハンスメント形ＮチャネルＭＯＳトランジスタ１６のスレショルド電圧）＋
（ＰチャネルＭＯＳトランジスタ１７のスレショルド電圧）｝を越えるまでの時間だけ、ハイレベルのリセット信号が出力される。

【００２７】さて、リセット信号の出力期間を長くするためには、従来のパワーオンリセット回路（図４）では、抵抗器２０の抵抗値および容量器２１の容量値を大きくする必要があるのに対して、第１の実施例のパワーオンリセット回路（図１）では、容量器２１の容量値を大きくするかディプリッション形ＮチャネルＭＯＳトランジスタの電流駆動能力を小さくする必要がある。 本願発明者らは、同じ集積回路上に、従来のパワーオンリセット回路（図４）と第１の実施例のパワーオンリセット回路（図１）とをレイアウトし、リセット信号の出力期間を１μ秒に設定したものを作成してみた。 この結果、
本発明の第１の実施例によるパワーオンリセット回路（図１）の占める面積が従来のパワーオンリセット回路（図４）のそれの約１０分の１に縮小することを確認した。

【００２８】また、電源電圧の立ち上がり時間が積分回路の時定数よもり大きくなった場合に、リセット信号はＮチャネルＭＯＳトランジスタのスレショルド電圧とＰ
チャネルＭＯＳトランジスタのスレショルド電圧の和が電源電圧と等しくなる、すなわち内部回路のＣＭＯＳ回路が安定した動作を始めるまでの期間、出力されるので、内部回路の初期化を確実に行うことができる。

【００２９】図２を参照すると、本発明の第２の実施例によるパワーオンリセット回路は、エンハンスメント形ＮチャネルＭＯＳトランジスタ１６を削除し、第３のＰ
チャネルＭＯＳトランジスタ１７の代わりに第３のＰチャネルＭＯＳトランジスタ１８を用いている点を除いて、図１に示した第１の実施例と同様の構成を有する。
従って、図１に示されたものと同様の構成要素には同一の参照符号を付して、それらの説明については省略する。

【００３０】第３のＰチャネルＭＯＳトランジスタ１８
では、そのソースが第２の節点５に接続され、ドレインが第３の節点６に接続され、ゲートが接地されている。

【００３１】次に、第２の実施例のパワーオンリセット回路の動作について説明する。

【００３２】電源電圧の立ち上がり時間が積分回路の時定数よりも小さい場合、第２の実施例のパワーオンリセット回路は、上述した第１の実施例のそれと同様の動作を行う。

【００３３】次に、電源電圧の立ち上がり時間が積分回路の時定数よりも大きくなった場合の動作について説明する。 この場合、電源電圧が｛（第２のＰチャネルＭＯ
Ｓトランジスタ１３のスレショルド電圧）＋（第３のＰ
チャネルＭＯＳトランジスタ１８のスレショルド電圧）｝を越えると、第１乃至第３のＰチャネルＭＯＳトランジスタ１２、１３および１８がオンする。

【００３４】ここで、第１のディプリッション形ＮチャネルＭＯＳトランジスタ１４の電流駆動能力が第２のディプリッション形ＮチャネルＭＯＳトランジスタ１５の電流駆動能力よも大きくなるように設計されているので、第１の節点４はロウレベルからハイレベルへと変化し、インバータ回路１０を介した出力端子３の電位はハイレベルからロウレベルへと変化する。 従って、出力端子３は、電源投入時から、電源電圧が｛（第２のＰチャネルＭＯＳトランジスタ１３のスレショルド電圧）＋
（第３のＰチャネルＭＯＳトランジスタ１８のスレショルド電圧）｝を越えるまでの時間だけ、ハイレベルのリセット信号が出力される。

【００３５】従って、第２の実施例のパワーオンリセット回路は、第１の実施例のそれと同様に、従来例のような抵抗器と容量器とを用いる場合に比較して、集積回路の集積度を高くすることができる。 また、電源電圧の立ち上がり時間が積分回路の時定数よりも大きくなった場合に、リセット信号は電源電圧がＰチャネルＭＯＳトランジスタのスレショルド電圧の２倍の値と等しくなり、
内部回路のＣＭＯＳ回路が安定した動作を始めるまでの期間、出力されるので、第１の実施例と同様に、内部回路の初期化を確実に行うことができる。

【００３６】図３を参照すると、本発明の第３の実施例によるパワーオンリセット回路は、第３のＰチャネルＭ
ＯＳトランジスタ１８をＮチャネルＭＯＳトランジスタ１９に置き換えた点を除いて、図２に示した第２の実施例と同様の構成を有する。 従って、図２に示されたものと同様の構成要素には同一の参照符号を付して、それらの説明については省略する。

【００３７】ＮチャネルＭＯＳトランジスタ１９では、
そのソースが第３の節点６に接続され、ドレインおよびゲートが第２の節点５に接続されている。

【００３８】次に、第３の実施例のパワーオンリセット回路の動作について説明する。

【００３９】電源電圧の立ち上がり時間が積分回路の時定数よりも小さい場合、第３の実施例のパワーオンリセット回路は、上述した第１の実施例のそれと同様の動作を行う。

【００４０】次に、電源電圧の立ち上がり時間が積分回路の時定数よりも大きくなった場合の動作について説明する。 この場合、電源電圧が｛（第２のＰチャネルＭＯ
Ｓトランジスタ１３のスレショルド電圧）＋（ＮチャネルＭＯＳトランジスタ１９のスレショルド電圧）｝と等しくなるまでの間、リセット信号が出力される。 その他の動作は、上述した第２の実施例のパワーオンリセット回路の動作と同様である。

【００４１】従って、第３の実施例のパワーオンリセット回路を用いても、上述した第１および第２の実施例のものと同様の効果が得られることは明らかである。

【００４２】なお、本発明の実施例において、ＭＯＳトランジスタの極性を反転し、電源端子と接地端子とを入れ換えた回路構成でも、同様の効果が得られる。 また、
第１および第２のディプリッション形ＮチャネルＭＯＳ
トランジスタ１４および１５の電流駆動能力を等しくし、カレントミラー回路の（出力電流／入力電流）比を大きくすることによっても、同様の動作が得られることは明らかである。

【００４３】

【発明の効果】以上の説明から明らかなように、本発明によるパワーオンリセット回路は、カレントミラー回路の入力端子に、複数のＭＯＳトランジスタおよびディプリッション形トランジスタを直列に接続した回路と、一方を電源端子に接続した容量器とを接続し、カレントミラー回路の出力端子にディプリッション形トランジスタとインバータ回路とを接続するように構成したことにより、集積回路の集積度を高くすることができるという効果がある。 また、電源電圧の立ち上がり時間が積分回路の時定数よりも大きくなった場合にも、内部回路の初期化を確実に行うことができるという効果もある。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるパワーオンリセット回路を示す回路図である。

【図２】本発明の第２の実施例によるパワーオンリセット回路を示す回路図である。

【図３】本発明の第３の実施例によるパワーオンリセット回路を示す回路図である。

【図４】従来例のパワーオンリセット回路を示す回路図である。

【符号の説明】

１ 電源端子 ２ 接地点 ３ 出力端子 ４〜７ 節点 １０ インバータ回路 １１ 容量器 １２ ＰチャネルＭＯＳトランジスタ １３ ＰチャネルＭＯＳトランジスタ １４ ディプリッション形ＮチャネルＭＯＳトランジスタ １５ ディプリッション形ＮチャネルＭＯＳトランジスタ １６ ＮチャネルＭＯＳトランジスタ １７ ＰチャネルＭＯＳトランジスタ １８ ＰチャネルＭＯＳトランジスタ １９ ＮチャネルＭＯＳトランジスタ