【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置に関し、例えばＥＣＬ（エミッタ・カップルド・ロジック）と互換性を持つ入出力インターフェイスを備えたスタティック型ＲＡＭ（ランダム・アクセス・メモリ）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】バイポーラ型トランジスタとＣＭＯＳ
（相補型ＭＯＳ）を複合した論理ゲートやドライバ、センスアンプなどを駆使した高速・大容量のスタティック型ＲＡＭがある。 このようなスタティック型ＲＡＭに関しては、例えば１９８６年３月１０日付『日経エレクトロニクス』頁１９９〜頁２０９がある。

【０００３】

【発明が解決しようとする課題】ＥＣＬ回路では、エミッタフォロワトランジスタのエミッタを共通化してワイヤードオア論理を採ることが行われている。 このようなワイヤードオア回路では、低消費電力化のためには定電流源の定電流を小さく設定することが望ましい。 しかし、出力信号の立ち下がりの高速化のためには上記定電流を大きく設定することが望ましい。 従来のＥＣＬ回路では、互いに相反する関係にある消費電力と動作速度の兼ね合いからいずれかを犠牲にした回路設計が行われることなる。 この発明の目的は、低消費電力化と高速化を実現したＥＣＬワイヤードオア回路を備えた半導体集積回路装置を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。 すなわち、ワイヤードオア構成に接続される複数のエミッタフォロワ出力トランジスタの出力信号により、基準電位に対する絶対値的な出力信号レベルに対応した電流を形成し、これを帰還させて可変電流源を構成してワイヤードオア回路を動作させる。

【０００５】

【作用】上記した手段によれば、出力信号がハイレベルのときには動作電流が小さくて低消費電力化が可能となり、出力信号がハイレベルからロウレベルに変化するきには動作電流が増加するので高速化が可能になる。

【０００６】

【実施例】図１には、この発明に係るＥＣＬワイヤードオア回路の一実施例の回路図が示されている。 同図の各回路素子は、バイポーラ型トランジスタとＣＭＯＳ回路とを組み合わせたＢｉ−ＣＭＯＳ技術により、単結晶シリコンのような１個の半導体基板上において形成される。 なお、同図において、Ｐチャンネル型ＭＯＳＦＥＴ
は、そのチャンネル部分（バックゲート部）に矢印が付加されることによってＮチャンネル型ＭＯＳＦＥＴと区別される。

【０００７】トランジスタＴ１とＴ２は、エミッタフォロワ出力トランジスタを構成し、その入力信号ＡとＢ
は、後述するようなＥＣＬ回路を構成する差動トランジスタ回路の出力信号が供給される。 上記出力トランジスタＴ１とＴ２のエミッタは、共通に接続されて定電流源が負荷として共通に設けられる。 これにより、入力信号ＡとＢのうち、いずれかがハイレベルときにはハイレベルの出力信号Ｘが得られるというオア論理を構成することができる。 上記定電流源は、定電圧ＶＣＳを受けるトランジスタＴ３とそのエミッタ抵抗Ｒ１から構成される。 特に制限されないが、定電圧ＶＣＳは、約１．５Ｖ
ＢＥ（ＶＢＥは、トランジスタのベース，エミッタ間電圧）に設定され、０．５ＶＢＥ／Ｒ１のような定電流Ｉ
ｏを流すようにされる。 低消費電力化のために上記定電流Ｉｏは、極力小さな電流値に設定される。 このような小さな電流値に設定することにより、後述するように出力信号がハイレベルのときには消費電流が定電流Ｉｏによりほぼ決定されるから低消費電力化が可能になる。

【０００８】この実施例では、動作の高速化のために次のような可変電流源回路が追加される。 上記出力信号Ｘ
は、Ｐチャンネル型ＭＯＳＦＥＴＱ１のゲートに供給され、ここで電流信号に変換される。 特に制限されないが、Ｐチャンネル型ＭＯＳＦＥＴＱ１は、出力信号Ｘがハイレベルに対応したしきい値電圧を持つようにされる。 これにより、出力信号Ｘがハイレベルのときはオフ状態となり、出力信号Ｘがロウレベルときにはオン状態になる。 なお、Ｐチャンネル型ＭＯＳＦＥＴＱ１は、通常の製造プロセスにより形成される約０．６Ｖ程度のしきい値電圧を持つものであってもよい。 ＥＣＬハイレベルは、約０．８Ｖ程度であるので、ＭＯＳＦＥＴＱ１はオン状態になるが、そのドレイン電流は小く実質的には無視でき、出力信号Ｘのロウレベルにより大きなドレイン電流を流すようにされる。

【０００９】上記出力信号Ｘに対応して流れるドレイン電流Ｉ１は、電流ミラー形態にされたＮチャンネル型Ｍ
ＯＳＦＥＴＱ２とＱ３に供給され、ここで吸い込み電流Ｉ２に変換される。 この電流Ｉ２は、上記ワイヤードオア回路の動作電流として帰還される。 すなわち、ＭＯＳ
ＦＥＴＱ３は定電流トランジスタＴ３と並列形態に接続される。 これにより、帰還電流Ｉ２は、定電流Ｉｏに加算されてワイヤードオア回路の動作電流とされる。 電流ミラー回路を構成するＭＯＳＦＥＴＱ２とＱ３は、そのサイズ比を同じくすると、電流Ｉ１＝Ｉ２となり、ＭＯ
ＳＦＥＴＱ２のサイズＷ２に比べてＭＯＳＦＥＴＱ３のサイズＷ３を大きくすると、Ｗ３／Ｗ２に対応して電流Ｉ２が増大される。

【００１０】この実施例では、出力信号Ｘがハイレベルのときには、Ｐチャンネル型ＭＯＳＦＥＴＱ１がオフ状態又はオン状態でも小さな電流しか流さない。 これにより、実質的にはワイヤードオア回路での動作電流は定電流トランジスタＴ３により形成される定電流Ｉｏとなる。 この電流Ｉｏは、トランジスタＴ１とＴ２のベース，エミッタ間のバイアスを確保するための極小さな電流値に設定される。 例えば、従来のワイヤードオア回路の定電流の１／１０程度でよい。 なお、上記電流帰還回路での電流Ｉ３が無視できないなら、出力信号Ｘがハイレベルのときの電流Ｉ２と定電流Ｉｏとを合成した電流Ｉ２＋Ｉｏが上記１／１０程度の電流になるように定電流Ｉｏ及びＩ２を設定すればよい。

【００１１】入力信号ＡとＢが共にロウレベルになることに応じて出力信号Ｘがロウレベルに変化しようとすると、それに応じてＰチャンネル型ＭＯＳＦＥＴＱ１のドレイン電流が増加し、上記電流ミラー回路を介して可変電流Ｉ２を増加させる。 これのような正帰還ループにより、出力信号Ｘのロウレベルへの変化とともに電流Ｉ２
が増加し、出力信号Ｘは高速にハイレベルからロウレベルに変化する。 以上のような動作によって、低消費電力化と動作の高速化を図ることができるものである。

【００１２】図２には、この発明に係るＥＣＬワイヤードオア回路の他の一実施例の回路図が示されている。 同図においては、Ｐチャンネル型ＭＯＳＦＥＴＱ１のソースと回路の接地電位点との間にレベルシフト用ダイオードＱ５が設けられる。 このダイオードＱ５は、特に制限されないが、ダイオード形態にされたＰチャンネル型Ｍ
ＯＳＦＥＴにより構成される。 これにより、Ｐチャンネル型ＭＯＳＦＥＴＱ１の実質的なしきい値電圧を約−
１．２Ｖ程度に大きくでき、出力信号Ｘのハイレベルにより完全にＰチャンネル型ＭＯＳＦＥＴＱ１をオフ状態にできる。 そして、出力信号Ｘが−１．２Ｖ以下のロウレベルになると、Ｐチャンネル型ＭＯＳＦＥＴＱ１がオン状態となり、Ｎチャンネル型の負荷ＭＯＳＦＥＴＱ２
とでＣＭＯＳレベルのハイレベルの信号を形成し、それによりスイッチＭＯＳＦＥＴＱ４をオン状態にする。 このスイッチＭＯＳＦＥＴＱ４は、Ｎチャンネル型ＭＯＳ
ＦＥＴから構成され、定電流源を構成するＮチャンネル型ＭＯＳＦＥＴＱ３のゲートに定電圧ＶＧを供給する。
この電圧ＶＧは、特に制限されないが、約２ＶＢＥのような定電圧とされてＭＯＳＦＥＴＱ３により定電流Ｉ２
を形成する。

【００１３】この実施例では、出力信号Ｘがハイレベルのときには定電流ＩｏによりトランジスタＴ１とＴ２がバイアスされる程度の小さな消費電流した流さないので低消費電力化が可能になる。 そして、出力信号Ｘが約−
１．２Ｖ以下のロウレベルに変化すると、ＭＯＳＦＥＴ
Ｑ３による定電流Ｉ２が実質的な動作電流となって出力信号Ｘを高速にロウレベルに引き抜き、動作の高速化を図ることができる。

【００１４】なお、上記レベルシフトダイオードＱ５
は、省略してもよい。 すなわち、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ１のしきい値電圧が約−０．６Ｖ程度により出力信号ＸがハイレベルのときＰチャンネル型ＭＯＳＦＥ
ＴＱ１がオン状態であっても、そのときのコンダクタンスに対して負荷ＭＯＳＦＥＴＱ２のコンダクタンスが大きく設定されてスイッチＭＯＳＦＥＴＱ４がオフ状態を維持すばよい。 そして、出力信号Ｘがロウレベルのときには、ＭＯＳＦＥＴＱ１とＱ２のコンダクタンス比が逆転し、スイッチＭＯＳＦＥＴＱ４をオン状態にできるようなハイレベルの出力信号が形成されればよいのである。

【００１５】図３には、この発明に係るＥＣＬワイヤードオア回路の更に他の一実施例の回路図が示されている。 同図においては、ＭＯＳＦＥＴに代えてバイポーラ型トランジスタＴ４〜Ｔ６を用いて電流帰還回路が構成される。 すなわち、図１のＰチャンネル型ＭＯＳＦＥＴ
Ｑ１に代えてＰＮＰトランジスタＴ４により出力信号Ｘ
に対応した電流Ｉ１が形成される。 トランジスタＴ４のエミッタ抵抗は、出力信号Ｘのハイレベルとロウレベルに対応した電流設定用の抵抗である。 また、図１の電流ミラー回路を構成するＮチャンネル型ＭＯＳＦＥＴＱ２
とＱ３に代えて、電流ミラー形態にされたＮＰＮトランジスタＴ５とＴ６が用いられる。 この実施例回路の動作は、前記図１の実施例回路とほぼ同じであるのでその説明を省略する。

【００１６】図４には、この発明が適用されたＢｉ−Ｃ
ＭＯＳ構成のスタティック型ＲＡＭにおけるアドレスバッファとＸアドレスデコーダの一実施例の回路図が示されている。 同図の各回路素子に付された回路記号は、前記図１ないし図３のものと一部重複しているが、それぞれは別個の回路機能を持つものであると理解されたい。
このことは、後に説明する図５においても同様である。

【００１７】アドレスバッファＡＤＢ０は、外部端子Ａ
０から供給されるアドレス信号を受けるトランジスタＴ
１と、そのエミッタに設けられた定電流源Ｉｏとからなるエミッタフォロワ回路を介して、ＥＣＬ回路を構成する一方の差動トランジスタＴＴ２のベースに供給される。 他方の差動トランジスタＴ３のベースには、アドレス信号のハイレベルとロウレベルを識別するための基準電圧ＶＢＢが供給される。 上記差動トランジスタＴ２とＴ３の共通エミッタには、定電流源Ｉｏが設けられる。
また、上記差動トランジスタＴ２，Ｔ３のコレクタには、負荷抵抗Ｒ１とＲ２がそれぞれ設けられる。

【００１８】上記差動トランジスタＴ２とＴ３のコレクタ出力は、エミッタフォロワ出力トランジスタＴ４，Ｔ
５のベースに供給される。 特に制限されないが、これらの出力トランジスタＴ４，Ｔ５は、後述するようなワイヤードオア回路からなるプリデコーダ回路を構成するためにマルチエミッタ構造にされる。 すなわち、同様なアドレスバッファが外部端子Ａ１，Ａ２に対応して設けられ、３ビットからなるアドレス信号の組み合わせにより８通りのプリデコード出力が形成される。

【００１９】上記のような８通りのプリデコード出力に対応して８個の定電流源Ｉｏが設けられる。 この定電流源Ｉｏは、前記図１ないし図３の実施例の定電流源Ｉｏ
に対応してトランジスタＴ４，Ｔ５等のベース，エミッタ間のバイアス用の極小さな電流値にされる。 なお、アドレスバッファＡＤＢ０等で用いられる定電流源Ｉｏの電流値は、それぞれの動作に対応した比較的大きな電流値に設定される。 すなわち、この実施例では、Ｉｏは定電流源を示す回路記号であり、電流値そのものをも表すものではない。

【００２０】上記のような８通りのワイヤードオア論理のために、各エミックフォロワトランジスタＴ４，Ｔ５
等は、４個ずつのエミッタを持ち、それが３個ずつ組み合わせされて８通りのワイヤードオア回路を構成する。
上記８通りのワイヤードオア回路のうち、代表として例示的に１つの回路に対して前記同様なＭＯＳＦＥＴＱ１
〜Ｑ３からなる電流帰還回路が設けられる。 すなわち、
Ｐチャンネル型ＭＯＳＦＥＴＱ１のゲートには、ワイヤードオア回路の出力信号が供給され、そこで形成さり電流がＮチャンネル型ＭＯＳＦＥＴＱ２とＱ３からなる電流ミラー回路を介して帰還される。 残りの７通りのワイヤードオア回路においても、上記同様な電流帰還回路が設けられる。

【００２１】ワイヤードオア回路の出力信号は、次のレベル変換回路によりＣＭＯＳレベルに変換される。 すなわち、ＥＣＬレベルの信号は、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ５のソースとゲート間に供給される。 すなわち、
ＭＯＳＦＥＴＱ５は、そのソースが回路の接地電位点に接続されることにより、回路の接地電位を基準の電位とするＥＣＬレベルの入力信号がＭＯＳＦＥＴＱ５のゲートとソース間に供給されることになる。 このＭＯＳＦＥ
ＴＱ５のドレインと回路の電源電圧ＶＥＥとの間には、
Ｎチャンネル型ＭＯＳＦＥＴＱ７が設けられる。

【００２２】ＥＣＬ入力信号に対応してＭＯＳＦＥＴＱ
５とＭＯＳＦＥＴＱ７を相補的にスイッチ制御するために、ＥＣＬ入力信号がソースに供給されゲートに基準電圧ＶＲＥＦが供給されるＰチャンネル型ＭＯＳＦＥＴＱ
４が設けられる。 このＭＯＳＦＥＴＱ４のドレイン側には、特に制限されないが、上記電流帰還回路のＭＯＳＦ
ＥＴＱ２と電流ミラー形態にされたＭＯＳＦＥＴＱ６が設けられる。 そして、ＭＯＳＦＥＴＱ４とＱ５よりレベル変換された信号が上記ＭＯＳＦＥＴＱ７のゲートに供給される。 ＭＯＳＦＥＴＱ４は、前記ＭＯＳＦＥＴＱ５
のようなソース接地ゲート入力の増幅動作を行うのではなく、ゲート接地ソース入力の増幅動作を行うようにされる。 これにより、ＭＯＳＦＥＴＱ４とＱ５は、入力信号に対応して相補的に動作を行い、ＭＯＳＦＥＴＱ６のスイッチ制御信号を形成する。

【００２３】上記ＭＯＳＦＥＴＱ５とＱ７により形成された出力信号は、ハイレベル（接地電位）側の出力信号を形成する出力トランジスタＴ６のベースに供給される。 このトランジスタＴ１と負の電源電圧ＶＥＥとの間には、トーテムポール型プッシュプル回路を構成するトランジスタＴ７が設けられる。 このトランジスタＴ７のベースと出力端子であるコレクタとの間には、Ｎチャンネル型ＭＯＳＦＥＴＱ８が設けられる。 このＭＯＳＦＥ
ＴＱ８は、上記ＭＯＳＦＥＴＱ４とＱ６の出力信号によりスイッチ制御される。 また、出力トランジスタＴ７のベースとエミッタ間には、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ９が設けられる。 このＭＯＳＦＥＴＱ９は、上記電流帰還回路のＭＯＳＦＥＴＱ２と電流ミラー形態にされる。 すなわち、ＭＯＳＦＥＴＱ６やＱ９は、ＥＣＬの入力信号がロウレベルのときにオン状態にされてロウレベルの出力信号を形成する。 この実施例では、ＭＯＳＦＥ
ＴＱ８のドレインは出力端子に接続され、出力信号のハイレベルを利用してトランジスタＴ７をオン状態にさせる。 この構成に代え、ＭＯＳＦＥＴＱ８のドレインは、
回路の接地電位に接続するものであてっもよい。

【００２４】この実施例回路の動作は、次の通りである。 ＥＣＬ信号がロウレベルのとき、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ５がオン状態に、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ４がオフ状態になっている。 また、電流帰還回路のＭＯＳＦＥＴＱ１のオン状態に応じてＭＯＳＦＥＴＱ
２もオン状態になるため、ＭＯＳＦＥＴＱ６及びＱ９もオン状態である。 したがって、ＭＯＳＦＥＴ７がオフ状態にされて、トランジスタＴ１がオン状態となり出力信号をハイレベルにする。 このとき、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ９のオン状態により、トランジスタＴ２はオフ状態となり、出力信号はほぼ回路の接地電位のようなハイレベルにされている。

【００２５】入力信号ＤＩＮがロウレベルからハイレベルに変化すると、Ｐチャンネル型ＭＯＳＦＥＴＱ５がオフ状態に、Ｐチャンネル型ＭＯＳＦＥＴＱ４がオン状態に切り換えられる。 また、上記ＭＯＳＦＥＴＱ１がオフ状態となり、それに応じてＭＯＳＦＥＴＱ２やＱ３及びＱ６やＱ９もオフ状態にされる。 上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ４のオン状態に応じてＭＯＳＦＥＴＱ７がオン状態となり、トランジスタＴ１のベース電流を引抜きトランジスタＴ６をオフ状態に切り換え、ＭＯＳＦＥ
ＴＱ８がオン状態となって出力信号のハイレベルによりトランジスタＴ７をオン状態にして出力信号をハイレベルからロウレベルに引き抜く。

【００２６】このようなレベル変換動作出力は、アンドゲート回路Ｇ０に供給されてワード線Ｗ０の選択信号を形成する。 このアンドゲート回路Ｇ０の残り２つの入力信号には、アドレス信号Ａ３〜Ａ５、Ａ６〜Ａ９に対応した３ビットずつの同様なプリデコーダ回路の出力信号が供給され、Ｗ０〜Ｗ１１からなる５１２本のワード線のうちのいずれか１つのワード線を選択する。 この実施例では、上記のようにプリデコーダ回路がワイヤードオア論理により構成されるから、回路の簡素化が図られるとともに２４通りのワイヤードオア回路のうち、ロウレベルの選択信号を形成する３個のワイヤードオア回路のみが比較的大きな動作電流を流し、残り２１個のワイヤードオア回路では従来のワイヤードオア回路の１／１０
程度の電流した流さないから大幅な低消費電力化を図ることができる。

【００２７】図５には、この発明に係るスタティック型ＲＡＭのメモリアレイ部とその周辺回路の一実施例の具体的回路図が示されている。 メモリアレイＭＡＲＹは、
代表として相補データ線Ｄ０，Ｄ０Ｂに接続される２つのメモリセルが示されている。 メモリセルＭＣのそれぞれは、互いに同じ構成にされ、その１つの具体的回路が代表として示されているように、ゲートとドレインが互いに交差接続され、かつソースが回路の負電圧に結合されたＮチャンネル型の記憶ＭＯＳＦＥＴＱ１，Ｑ２と、
上記ＭＯＳＦＥＴＱ１，Ｑ２のドレインと回路の接地電位との間に設けられたポリ（多結晶）シリコン層からなる高抵抗Ｒ１，Ｒ２とを含んでいる。 上記ＭＯＳＦＥＴ
Ｑ１，Ｑ２の共通接続点と相補データ線Ｄ０，Ｄ０Ｂとの間にＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ３，
Ｑ４が設けられている。 同じ行に配置されたメモリセルの伝送ゲートＭＯＳＦＥＴＱ３，Ｑ４等のゲートは、それぞれ例示的に示された対応するワード線Ｗ０、Ｗｎ等に共通に接続され、同じ列に配置されたメモリセルの入出力端子は、上記代表として例示的に示されている一対の相補データ線（相補ビット線又は相補ディジット線とも呼ばれることがある）Ｄ０，Ｄ０Ｂに接続されている。

【００２８】メモリセルＭＣにおいて、ＭＯＳＦＥＴＱ
１，Ｑ２及び抵抗Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成しているが、情報保持状態における動作点は、普通の意味でのフリップフロップ回路のそれと随分異なる。 すなわち、上記メモリセルＭＣにおいて、それを低消費電力にさせるため、その抵抗Ｒ１は、ＭＯＳＦ
ＥＴＱ１がオフ状態にされているときのＭＯＳＦＥＴＱ
２のゲート電圧をそのしきい値電圧よりも若干高い電圧に維持させることができる程度の著しく高い抵抗値にされる。 同様に抵抗Ｒ２も高抵抗値にされる。 言い換えると、上記抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ１、Ｑ２のドレインリーク電流を補償できる程度の高抵抗にされる。 抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量（図示しない）に蓄積されている情報電荷が放電させられてしまうのを防ぐ程度の電流供給能力を持つ。

【００２９】この実施例に従うと、メモリ部がＣＭＯＳ
−ＩＣ技術によって製造されるにもかかわらず、上記のようにメモリセルＭＣはＮチャンネルＭＯＳＦＥＴとポリシリコン抵抗素子とから構成される。 スタティック型ＲＡＭのメモリセルとしては、上記ポリシリコン抵抗素子に代えてＰチャンネルＭＯＳＦＥＴを用いることもできる。 メモリセルは、ＰチャンネルＭＯＳＦＥＴを用いる場合に比べ、その大きさを小さくできる。 すなわち、
ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦＥＴＱ１
又はＱ２のゲート電極上に形成できるとともに、それ自体のサイズを小型化できる。 そして、ＰチャンネルＭＯ
ＳＦＥＴを用いたときのように、駆動ＭＯＳＦＥＴＱ
１，Ｑ２から比較的大きな距離を持って離さなければならないことがないので無駄な空白部分が生じない。

【００３０】同図において、特に制限されないが、各相補データ線Ｄ０，Ｄ０Ｂと回路の接地電位との間には、
そのゲートに定常的に電源電圧ＶＥＥが供給されることによって抵抗素子として作用するＰチャンネル型の負荷ＭＯＳＦＥＴＱ９，Ｑ１０が設けられる。 これらの負荷ＭＯＳＦＥＴＱ９，Ｑ１０は、そのサイズが比較的小さく形成されることによって、小さなコンダクタンスを持つようにされる。 これらの負荷ＭＯＳＦＥＴＱ９，Ｑ１
０には、それぞれ並列形態にＰチャンネル型の負荷ＭＯ
ＳＦＥＴＱ１１，Ｑ１２が設けられる。 これらの負荷Ｍ
ＯＳＦＥＴＱ１１，Ｑ１２は、そのサイズが比較的大きく形成されることによって、比較的大きなコンダクタンスを持つようにされる。 上記ＭＯＳＦＥＴＱ９〜Ｑ１２
がオン状態における合成コンダクタンスとメモリセルＭ
Ｃの伝送ゲートＭＯＳＦＥＴ及び記憶用ＭＯＳＦＥＴの合成コンダクタンスとの比は、上記メモリセルＭＣの読み出し動作において、相補データ線Ｄ０，Ｄ０Ｂ等が、
その記憶情報に従った所望の電位差を持つような値に選ばれる。 上記各負荷ＭＯＳＦＥＴＱ１１，Ｑ１２のゲートには、書き込み動作の時に回路の接地電位のようなハイレベルにされる内部書き込み信号ＷＥが供給される。
これにより、書き込み動作のとき、上記負荷ＭＯＳＦＥ
ＴＱ１１，Ｑ１２はオフ状態にされる。 したがって、書き込み動作における相補データ線の負荷手段は、上記小さなコンダクタンスのＭＯＳＦＥＴＱ９，Ｑ１０のみとなる。

【００３１】この実施例では、特に制限されないが、カラムスイッチを通して読み出されるメモリセルの読み出し信号の信号振幅をメモリセルのアドレスに無関係にほぼ一定にするために、上記のような負荷ＭＯＳＦＥＴＱ
９〜Ｑ１２は、相補データ線Ｄ０，Ｄ０Ｂの遠端側、言い換えるならばら、カラムスイッチ側に接続されるデータ線の端に対して反対側の端ではなく、相補データ線とカラムスイッチに近接して設けられる。 具体的に説明するならば、上記負荷ＭＯＳＦＥＴＱ９〜Ｑ１２は、カラムスイッチに最も近い位置に配置されるメモリセルとカラムスイッチとの間に配置される。

【００３２】同図において、ワード線Ｗ０は、Ｘデコーダ回路ＸＤＣＲとワードドライバＷＤとによって選択されるが、同図では図面が複雑化されるのを防ぐために、
アンド（ＡＮＤ）ゲート回路Ｇ１によりＸデコーダＸＤ
ＣＲとワードドライバＷＤを兼ねている。 このことは、
他の代表として示されているワード線Ｗｎについても同様である。 これらのアンドゲート回路Ｇ１，Ｇ２等の入力端子には、外部から供給される複数ビットからなるＸ
系の外部アドレス信号ＡＸ（ ＡＸ０〜ＡＸｉ）を受けるアドレスバッファＸＢによって形成された内部相補アドレス信号が所定の組合せをもって印加される。 なお、
実際には、Ｘデコーダ回路ＸＤＣＲは、前記図４のようなワイヤードオア回路からなるプリデコーダを設ける等して分割して構成されるが、この実施例でそれを１つのアンドゲート回路により機能的に示している。

【００３３】特に制限されないが、上記メモリアレイにおける相補データ線Ｄ０と読み出し用の共通相補データ線ＲＣＤとの間には、Ｐチャンネル型ＭＯＳＦＥＴＱ５
かならるカラムスイッチが設けられる。 他のデータ線Ｄ
０Ｂと読み出し用の共通相補データ線ＲＣＤＢとの間にも、Ｐチャンネル型ＭＯＳＦＥＴＱ６からなるカラムスイッチが設けられる。 上記メモリアレイにおける相補データ線Ｄ０と書き込み用の共通相補データ線ＷＣＤとの間には、Ｎチャンネル型ＭＯＳＦＥＴＱ７かならるカラムスイッチが設けられる。 他のデータ線Ｄ０Ｂと書き込み用の共通相補データ線ＷＣＤＢとの間にも、Ｎチャンネル型ＭＯＳＦＥＴＱ８からなるカラムスイッチが設けられる。 上記Ｎチャンネル型ＭＯＳＦＥＴＱ７とＱ８のゲートには、カラム選択信号Ｙ０が供給され、Ｐチャンネル型ＭＯＳＦＥＴＱ５とＱ６のゲートには、インバータ回路Ｎ１によって反転されたカラム選択信号Ｙ０が供給される。 これにより、カラム選択信号Ｙ０がハイレベルの選択レベルにされると、上記Ｎチャンネル型ＭＯＳ
ＦＥＴＱ７，Ｑ８とＰチャンネル型ＭＯＳＦＥＴＱ５，
Ｑ６がオン状態にされる。 上記カラム選択信号Ｙ０は、
上記Ｘデコーダ回路ＸＤと類似の回路から構成されるＸ
デコード回路ＹＤ（図示せず）により形成される。

【００３４】読み出し動作のときには、回路の接地電位に対してデータ線負荷抵抗等にメモリ電流が流れることより生じる電圧降下分が読み出し信号として出力される。 それ故、上記のようにＰチャンネル型ＭＯＳＦＥＴ
をカラムスイッチとして用いることにより、データ線におけるメモリセルの読み出し信号をＭＯＳＦＥＴのしきい値電圧によるレベル損失が生じることなく、そのまま共通相補データ線ＣＤ，ＣＤＢ側に伝えることができる。 また、書き込み動作においては、相補データ線Ｄ
０，Ｄ０Ｂのうち、一方を回路の接地電位のようなロウレベルにして、それに接続されるメモリセルの記憶ＭＯ
ＳＦＥＴをオフ状態にさせることより、他方の記憶ＭＯ
ＳＦＥＴをオン状態に切り換える。 それ故、上記のようにＮチャンネル型ＭＯＳＦＥＴをカラムスイッチとして用いることにより、回路の接地電位のロウレベルをそのままデータ線に伝えることができる。

【００３５】この実施例において、読み出し用の共通相補データ線ＲＣＤ，ＲＣＤには、読み出し用の共通相補データ線に給電を行うＰチャンネル型からなる負荷ＭＯ
ＳＦＥＴＱ１３，Ｑ１４が設けられる。 これらの負荷Ｍ
ＯＳＦＥＴＱ１３，Ｑ１４のゲートには、電源電圧ＶＥ
Ｅのようなロウレベルが定常的に供給されることによって抵抗素子として作用する。 この負荷ＭＯＳＦＥＴＱ１
３，Ｑ１４の抵抗値は、上記データ線Ｄ０，Ｄ０Ｂに設けられる負荷ＭＯＳＦＥＴＱ１１，Ｑ１２に対して十分大きな抵抗値を持つように設定される。

【００３６】上記読み出し用の共通相補データ線ＲＣ
Ｄ，ＲＣＤＢは、センスアンプＳＡの入力端子に結合される。 センスアンプＳＡの出力信号は、外部端子から出力信号を送出するデータ出力回路ＯＢの入力端子に伝えられる。 上記書き込み用の共通相補データ線ＷＣＤ，Ｗ
ＣＤＢは、書き込みアンプＷＡの出力端子に結合される。 この書き込みアンプＷＡの入力端子には、外部端子から供給される書き込みデータを受けるデータ入力回路ＩＢの出力信号が供給される。 このように共通データ線を読み出し用と書き込み用に分離することにより、センスアンプＳＡ及び書き込みアンプＷＡの動作に最適に共通相補データ線の負荷条件を設定することができるものとなる。 そして、高速読み出し化のために読み出し用の共通相補データ線ＲＣＤ，ＲＣＤＢ間にイコライズ用のＰチャンネル型ＭＯＳＦＥＴＱ１３が設けられる。 このＭＯＳＦＥＴＱ１３のゲートには、イコライズパルスＥ
Ｑが供給される。 イコライズパルスＥＱは、Ｘ系又はＹ
系のいずれか１ビットのアドレス信号でも変化したとき発生され、ＭＯＳＦＥＴＱ１３をオン状態にして共通相補データ線ＲＣＤ，ＲＣＤＢを短絡させる。

【００３７】なお、上記実施例のスタティック型ＲＡＭ
のメモリセルからの読し動作は、次の通りである。 メモリセルのオン状態にされる記憶ＭＯＳＦＥＴは、定電流源とみなすことができる。 それ故、メモリセルからの読み出しロウレベルは、負荷ＭＯＳＦＥＴＱ１１，Ｑ１２
に最も近いメモリセルＭＣｎでは、データ線負荷ＭＯＳ
ＦＥＴＱ１１，Ｑ１２の抵抗分ＲＬにメモリ電流Ｉｏが流れることより発生する電圧降下となる。 上記メモリ電流Ｉｏは、上記抵抗ＲＬに並列形態に設けられるカラムスイッチの抵抗分ＲＹと共通データ線負荷ＭＯＳＦＥＴ
Ｑ１３，Ｑ１４の抵抗分ＲＰにも分流して流れるが、これらの抵抗ＲＹ及びＲＰの直列合成抵抗は、上記抵抗Ｒ
Ｌに比べて十分大きいから実質的に無視できる。

【００３８】これに対して、上記負荷ＭＯＳＦＥＴからもっとも遠い位置に配置されるメモリセルＭＣ０では、
上記抵抗ＲＬとデータ線の抵抗分ＲＤにメモリ電流Ｉｏ
が流れることになる。 それ故、メモリセルの入出力ノードでは、上記抵抗ＲＬ＋ＲＤによる大きな信号振幅にされるが、カラムスイッチ側では上記同様に抵抗ＲＬにメモリ電流Ｉｏが流れることにより発生する電圧降下分のみとなる。 それ故、読み出し用の共通相補データ線ＲＤ
Ｃ，ＲＣＤＢを通してセンスアンプＳＡの入力に伝えられるメモリセルの読み出し信号は、Ｘ系のアドレスに無関係にほぼ一定にできる。

【００３９】上記の実施例から得られる作用効果は、下記の通りである。 すなわち、 （１） ワイヤードオア構成に接続される複数のエミッタフォロワ出力トランジスタの出力信号により、基準電位に対する絶対値的な出力信号レベルに対応した電流を形成し、これを帰還させて可変電流源を構成してワイヤードオア回路を動作させることにより、出力信号がハイレベルのときには動作電流が小さくて低消費電力化が可能となり、出力信号がハイレベルからロウレベルに変化するきには動作電流が増加するので高速化が可能になるという効果が得られる。 （２） ワイヤードオア回路によりＥＣＬインターフェイスを持つスタティック型ＲＡＭのプリデコード回路を構成するときには、選択信号を形成する１つのワイヤードオア回路を除く残り全部の回路がエミッタフォロワトランジスタのベース，エミッタ間のバイアスを維持できる程度の微小な電流した流さないから大幅な低消費電力化が可能になるという効果が得られる。 （３） 電流帰還回路としてＰチャンネル型ＭＯＳＦＥ
Ｔとその出力信号を受けるＮチャンネル型ＭＯＳＦＥＴ
からなる電流ミラー回路を用いることにより、簡単な構成によりＥＣＬワイヤードオア回路の低消費電力化と高速化が可能になるという効果が得られる。

【００４０】以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 例えば、図２
において、定電流トランジスタＴ３のエミッタ抵抗Ｒ１
にタップを設け、スイッチＭＯＳＦＥＴＱ４によりエミッタ抵抗Ｒ１の抵抗値を小さくさせることにより、電流Ｉｏを増加させるて可変電流を実現するものであってもよい。 このように、出力信号のレベルに応じてワイヤードオア回路の動作電流を変化させる回路は、種々の実施形態を採ることができるものである。 また、ワイヤードオア回路は、前記のようなＲＡＭのプリデコード回路を構成するもの他、ＥＣＬ回路に広く利用できるものである。 この発明は、前記のようなＥＣＬ互換性を持つスタティック型ＲＡＭの他、ＥＣＬゲートアレイ等のようにＥＣＬワイヤードオア回路を含む各種半導体集積回路装置に広く利用できる。

【００４１】

【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。 すなわち、ワイヤードオア構成に接続される複数のエミッタフォロワ出力トランジスタの出力信号により、基準電位に対する絶対値的な出力信号レベルに対応した電流を形成し、これを帰還させて可変電流源を構成してワイヤードオア回路を動作させることにより、出力信号がハイレベルのときには動作電流が小さくて低消費電力化が可能となり、出力信号がハイレベルからロウレベルに変化するきには動作電流が増加するので高速化が可能になる。

【図面の簡単な説明】

【図１】この発明に係るＥＣＬワイヤードオア回路の一実施例を示す回路図である。

【図２】この発明に係るＥＣＬワイヤードオア回路の他の一実施例を示す回路図である。

【図３】この発明に係るＥＣＬワイヤードオア回路の更に他の一実施例を示す回路図である。

【図４】この発明が適用されたＢｉ−ＣＭＯＳ構成のスタティック型ＲＡＭにおけるアドレスバッファとＸアドレスデコーダの一実施例を示す回路図である。

【図５】この発明が適用されるＢｉ−ＣＭＯＳ構成のスタティック型ＲＡＭのメモリアレイ部とその周辺回路の一実施例を示す具体的回路図である。

【符号の説明】

ＡＤＢ０〜ＡＤＢ２…アドレスバッファ、ＸＢ…Ｘ系アドレスバッファ、ＸＤＤＣＲ…Ｘ系デコーダ回路、ＹＳ
…カラムスイッチ（Ｙセレクタ）、ＭＡＲＹ…メモリアレイ、ＳＡ…センスアンプ、ＤＯＢ…データ出力回路、
ＤＩＢ…データ入力回路、ＷＡ…書き込みアンプ、ＭＣ
…メモリセル、Ｗ０，Ｗｎ…ワード線、Ｄ０，Ｄ０Ｂ…
相補データ線、ＲＣＤ，ＲＣＤＢ…読み出し用共通相補データ線、ＷＣＤ，ＷＣＤＢ…書き込み用共通相補データ線、Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、Ｔ１〜Ｔ７…トランジスタ。