【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バイポーラトランジスタのエミッタ等で受けた信号をトランジスタを用いて出力する入力変換回路に関し、特に出力段のトランジスタに入力される入力信号のクリップレベルを任意に設定できる入力変換回路に関するものである。

【０００２】

【従来の技術】図２は、例えば米国特許第４８８５４８
４号明細書に示された従来の入力変換回路の回路図であり、図において１は第１の入力端子、２は第２の入力端子、３は第１の入力端子１に継がる第１のマルチコレクタＰＮＰトランジスタ、４は第２の入力端子２に継がる第２のマルチコレクタＰＮＰトランジスタ、５は第１と第２のマルチコレクタＰＮＰトランジスタ３、４に電流を供給する定電流源、１３は第１のＮチャネルＭＯＳトランジスタ、１４は第２のＮチャネルＭＯＳトランジスタ、１６は単相出力段を構成する第３のＮチャネルＭＯ
Ｓトランジスタ、１５は第３のＮチャネルＭＯＳトランジスタ１６のゲート及びゲートに継がる配線に付く寄生容量、１７は第３のＮチャネルＭＯＳトランジスタ１６
に電流を供給する定電流源、１８は単相出力端子、１９
は電源線、２０は第３のＮチャネルＭＯＳトランジスタ１６に入力される信号をクリップするＮＰＮトランジスタ、２１はＮＰＮトランジスタ２０と同様の機能を有するＮＰＮトランジスタである。

【０００３】次に動作について説明する。 入出力変換回路の入力端子１，２に、相補的な値を持った信号が入力され、例えば、入力端子１に“Ｌ”、入力端子２に“Ｈ”が入力されると、マルチコレクタＰＮＰトランジスタ３は“ＯＦＦ”状態となり、マルチコレクタＰＮＰ
トランジスタ４は“ＯＮ”状態となり、定電流源５の電流Ｉ ₁はマルチコレクタＰＮＰトランジスタ４で構成されたカレントミラーにより、ノードＡにも電流Ｉ ₁が流れ込む。 ＮＰＮトランジスタ２０が“ＯＦＦ”状態でＭ
ＯＳトランジスタ１４が“ＯＦＦ”状態のとき、電流Ｉ
₁がノードＡに流れ込むと、電流Ｉ ₁により寄生容量１
５に電荷が蓄積され、ノードＡの電位Ｖ _Aは時間ｔを経過するに従って上昇する。 ノードＡの電位Ｖ _Aは、電流Ｉ ₁の電流値をＩ ₁とし、寄生容量１５の容量をＣ _Pとすると数１で表される。

【０００４】

【数１】

【０００５】数１で示されたノードＡの電位Ｖ _Aが上昇してゆくと、ＮＰＮトランジスタ２０のコレクタ−ベース間の電圧が上昇してゆき、ＮＰＮトランジスタ２０のコレクタ−ベース間の電圧が一定電圧（Ｖ _BE(Q8) ）を越えるとＮＰＮトランジスタ２０が“ＯＮ”状態となり、
ＮチャネルＭＯＳトランジスタ１３のドレインに電流が流れ込む。 ここでＮチャネルＭＯＳトランジスタ１３の閾値をＶ _THとすると、ノードＡの電位Ｖ _Aは（Ｖ _TH ＋Ｖ
_BE(Q8) ）の電圧でクリップされる。

【０００６】次に、入力端子１に“Ｈ”、入力端子２に“Ｌ”が入力されるとマルチコレクタＰＮＰトランジスタ３は“ＯＮ”状態となり、マルチコレクタＰＮＰトランジスタ４は“ＯＦＦ”状態となり、定電流源５の電流Ｉ ₁はＮチャネルＭＯＳトランジスタ１３に流れ込む。
よってＮチャネルＭＯＳトランジスタ１３，１４で形成されるカレントミラーにて寄生容量１５に蓄えられた電荷が放電さる。 ここでＮＰＮトランジスタ２１が“Ｏ
Ｎ”する電圧をＶ _BE(Q7)とすると、ノードＡの電位Ｖ′
_Aが（Ｖ _TH −Ｖ _BE(Q7) ）になると、ＮＰＮトランジスタ２１が“ＯＮ”する。 従ってノードＡの電位Ｖ′ _Aが（Ｖ _TH −Ｖ _BE(Q7) ）の電圧にクリップされる。

【０００７】以上の動作により、出力ＮチャネルＭＯＳ
トランジスタ１６のゲート入力電位はＮＰＮトランジスタ２０，２１によりクリップされ、（Ｖ _TH ±Ｖ _BE ）の範囲内で変化する。 ただし、Ｖ _BE ＝Ｖ _BE(Q7) ＝Ｖ _BE(Q8)とする。 このため、ＮＰＮトランジスタ２０，２１が無い場合に比べて、寄生容量１５の充放電時間が短くなり、
出力端子１８の出力端子の入力に対する遅れ時間は短くなる。

【０００８】

【発明が解決しようとする課題】前述の入力変換回路は以上のように構成されているので、出力段のＮチャネルＭＯＳトランジスタ１６のゲート入力電位のクリップ電圧はＮＰＮトランジスタ２０，２１がスイッチングする閾値電圧Ｖ _BEのみで決定されるため、ゲート入力電位のクリップ量を任意に設定することができず、入力信号に対する出力の遅れ時間を現行以上短くすることができないといった問題点があった。

【０００９】この発明は上記のような問題点を解消するためになされたもので、入力変換回路の出力段のＭＯＳ
トランジスタの入力電位のクリップ電圧を任意に設定でき、ひいては入力信号に対する出力信号の遅れ時間をより短時間にすることのできる入力変換回路を得ることを目的としている。

【００１０】

【課題を解決するための手段】第１の発明に係る入力変換回路は、第１及び第２の入力端子と第１及び第２の出力端子を有し、前記第１及び第２の入力端子に入力する信号レベルに応じて前記第１の出力端子または前記第２
の出力端子より選択的に電流を出力する電流供給手段と、前記電流供給手段の前記第１の出力端子に電圧クリップ手段を介して一方電極を接続し、自己の一方または他方電極に制御電極を接続した第１のトランジスタと、
前記電流供給手段の前記第２の出力端子に前記電圧クリップ手段を介して一方電極を接続し、制御電極を前記第１のトランジスタの制御電極に接続した第２のトランジスタと、前記第２のトランジスタの一方電極に制御電極を接続し、出力端子に他方電極を接続した第３のトランジスタとを備え、前記電圧クリップ手段は、前記電流供給手段の前記第２の出力端子側から前記第１の出力端子側へ電流を流す第１のスイッチング素子と、前記電流供給手段の前記第１の出力端子側から前記第２の出力端子側へ電流を流す第２のスイッチング素子と、前記第３のトランジスタの前記制御電極の電位に応じて前記第１及び第２のスイッチング素子のオン／オフを制御する制御手段とを有するよう構成されている。

【００１１】第２の発明に係る入力変換回路は、第１及び第２の入力端子と第１及び第２の出力端子を有し、前記第１及び第２の入力端子に入力する信号レベルに応じて前記第１の出力端子または前記第２の出力端子より選択的に電流を出力する電流供給手段と、前記電流供給手段の前記第１の出力端子に一方電極を接続し、自己の一方または他方電極に制御電極を接続した第１のトランジスタと、前記定電流出力回路の前記第２の出力端子に前記一方電極を接続し、制御電極を前記第１のトランジスタの制御電極に接続した第２のトランジスタと、前記第２のトランジスタの一方電極に制御電極を接続し、出力端子に一方電極を接続した第３のトランジスタと、前記第３のトランジスタの制御電極に制御電極を接続し、電源線に一方電極を接続し、第１の電位に他方電極を接続した第４のトランジスタと、前記電源線に一方電極を接続し、前記第３のトランジスタの制御電極に他方電極を接続し、第２の電位に制御電極を接続した第５のトランジスタとを備えて構成されている。

【００１２】

【作用】第１の発明における電圧クリップ手段は、電流供給手段の第２の出力端子側から第１の出力端子側へ電流を流す第１のスイッチング素子を第１の制御手段で制御して第３のトランジスタの制御電極の電位がある電位より高くなれば“ＯＮ”状態とすることができ、また電流供給手段の第１の出力端子側から第２の出力端子側へ電流を流す第２のスイッチング素子を第２の制御手段で制御して、第３のトランジスタの制御電極の電位がある電位より低くなれば“ＯＮ”状態とすることができる。
このようにして、第３のトランジスタの制御電極の電圧の振幅を任意に定めたある範囲に制限することができる。

【００１３】第２の発明における第４のトランジスタは、第１の電位と第３のトランジスタの制御電極との電位差が予め設定したある値になれば“ＯＮ”状態となり、第４のトランジスタは第３のトランジスタの制御電極の電位がある値以上に上昇するのを防ぎ、第５のトランジスタは、第２の電位と第３のトランジスタの制御電極との電位差が予め設定したある値になれば“ＯＮ”状態となり、第３のトランジスタの制御電極の電位がある値以下に降下するのを防ぐことができる。 従って、第３
のトランジスタの制御電極の電圧の振幅を任意に定めたある範囲に制限することができる。

【００１４】

【実施例】以下、この発明の第１実施例を図について説明する。 図１において１は第１の入力端子、２は第２の入力端子、３は第１の入力端子１に継がる第１のマルチコレクタＰＮＰトランジスタ、４は第２の入力端子２に継がる第２のマルチコレクタＰＮＰトランジスタ、５は第１と第２のマルチコレクタＰＮＰトランジスタ３，４
に電流を供給する定電流源である。 これら第１，第２の入力端子１，２、第１，第２のマルチコレクタＰＮＰトランジスタ３，４及び定電流源５は、定電流供給手段として働く。 ６はマルチコレクタＰＮＰトランジスタ４のコレクタに継がる抵抗、７はマルチコレクタＰＮＰトランジスタ３のコレクタに継がる抵抗、８はクリップ電圧を調整する第１のＮＰＮトランジスタ、９は同様にクリップ電圧を調整する第２のＮＰＮトランジスタ、１０及び１１はＮＰＮトランジスタである。 このＮＰＮトランジスタ１０は第２のマルチコレクタＰＮＰトランジスタ４のコレクタ側から第１のマルチコレクタＰＮＰトランジスタ３のコレクタ側へ電流を通す第１のスイッチング素子として働く。 また、ＮＰＮトランジスタ１１は第１
のマルチコレクタＰＮＰトランジスタ３のコレクタ側から第２のマルチコレクタＰＮＰトランジスタ４のコレクタ側へ電流を通す第２のスイッチング素子として働く。
１２はＮＰＮトランジスタ８，９，１０，１１と抵抗６，７で構成される電圧クリップ回路である。 １３は第１のＮチャネルＭＯＳトランジスタ、１４は第２のＮチャネルＭＯＳトランジスタ、１６は単相出力段を構成する第３のＮチャネルＭＯＳトランジスタ、１５は第３のＮチャネルＭＯＳトランジスタ１６のゲート及びゲートに継がる配線に付く寄生容量、１７は第３のＮチャネルＭＯＳトランジスタ１６に電流を供給する定電流源、１
８は単相出力端子、１９は電源線である。

【００１５】前記のように構成された入力変換回路において、入力端子１に第２の電位として“Ｌ”、入力端子２に第１の電位として“Ｈ”が入力された場合、マルチコレクタＰＮＰトランジスタ３は“ＯＦＦ”状態，マルチコレクタＰＮＰトランジスタ４は“ＯＮ”状態となり、マルチコレクタＰＮＰトランジスタ４はカレントミラーを構成してノードＣに定電流源５と等しい電流Ｉ ₁
が流れる。

【００１６】ノードＣに流れ込んだ電流Ｉ ₁は抵抗６とＮＰＮトランジスタ８を通って寄生容量１５に流れ込み、ノードＡの電位Ｖ _Aは時間に比例して上昇する。 寄生容量１５の容量をＣ _Pとすると、ノードＡの電位Ｖ _A
は従来と同様に数１で表される。

【００１７】次に、電流Ｉ ₁がノードＣに流れ込んだ時のノードＥの電位Ｖ _Eは、抵抗６，７の抵抗値をＲ ₂ ，
Ｒ ₁ 、ＮＰＮトランジスタ１０のベース−エミッタ間電圧をＶ _BE(Q4)とすると、ノードＡの電位Ｖ _Aより次式で表される。

【００１８】

【数２】

【００１９】また、ノードＡの電位Ｖ _Aは時間の経過とともに上昇するため同様にノードＥの電位Ｖ _Eも上昇する。 この電位Ｖ _Eがスイッチング素子であるＮＰＮトランジスタ１０のベースの入力電位となる。 ここでＮＰＮ
トランジスタ１０がＯＮするベース−エミッタ間電圧をＶ _BE(Q6)とする。

【００２０】

【数３】

【００２１】従って、ノードＥの電位Ｖ _Eが上昇して数３に示した値になった時、ＮＰＮトランジスタ１０は“ＯＮ”状態となる。 そして、ノードＡからノードＢへ電流が流れる状態になる。 従って、電流Ｉ ₁はノードＡ
からノードＢへ流れ込み、寄生容量１５への充電が止まり、ノードＡの電位はクリップされる。 この時、トランジスタ８，９，１０，１１のベース−エミッタ間電圧がほぼ等しいとする。

【００２２】

【数４】

【００２３】以上、数２，数３，数４の関係より、Ｖ _TH
をＮチャネルＭＯＳトランジスタ１３の閾値電圧とすると、ノードＡの電位Ｖ _Aは次式で与えられる。

【００２４】

【数５】

【００２５】従って、ノードＡの電位Ｖ _Aは数５に示された電圧でクリップされる。 よってノードＡの電位Ｖ _A
のクリップ電圧は、抵抗６の抵抗値Ｒ ₂により任意に設定できる。

【００２６】同様に入力端子１が“Ｈ”、入力端子２が“Ｌ”の時は、ノードＡの電位Ｖ _A ′は時間の経過とともに降下するがノードＦの電位Ｖ _Fは一定である。 この電位Ｖ _Fがスイッチング素子であるＮＰＮトランジスタ１０のベースの入力電位となる。 ここでＮＰＮトランジスタ１１がＯＮするベース−エミッタ間電圧をＶ _BE(Q5)
とする。

【００２７】

【数６】

【００２８】従って、ノードＦの電位Ｖ _FとノードＡの電位_A ′の差が上昇して数６に示した値になった時、Ｎ
ＰＮトランジスタ１１が“ＯＮ”状態となり、ノードＡ
の電位Ｖ _A ′はクリップされる。 この時のクリップ電圧は数４と数６の関係より、次式で表される。

【００２９】

【数７】

【００３０】よって、数７よりノードＡの低電位側のクリップ電圧も抵抗７の抵抗値Ｒ ₁により任意に設定できることがわかる。

【００３１】以上の結果より、出力段を構成するＮチャネルＭＯＳトランジスタ１６のゲート入力クリップ電圧Ｖ _A ′は抵抗６，７の抵抗値Ｒ ₂ ，Ｒ ₁により任意に設定できるため、出力端子１８の出力の入力信号に対する遅れ時間はクリップ電圧を（Ｖ _TH ±Ｖ _BE ）より狭く設定することで従来の入力変換回路より短くすることができる。

【００３２】次に、この発明の第２実施例による入力変換回路について図３を用いて説明する。 図３は、この発明の第２実施例による入力変換回路の回路図であり、第１実施例ではスイッチング素子としてＮＰＮトランジスタ１０，１１を設けたものを示したが、図３に示す入力変換回路においてはスイッチング素子としてダイオード２２とダイオード２３を設けている。 図３においてダイオード２２のアノードはトランジスタ９のコレクタに接続され、カソードはトランジスタ８のエミッタに接続されている。 ダイオード２３のアノードはトランジスタ８
のコレクタに接続され、カソードはトランジスタ９のエミッタに接続されている。 第１，第２のスイッチング素子として働くダイオード２２，２３はそれぞれ、抵抗７
とＮＰＮトランジスタ９及び抵抗６とＮＰＮトランジスタ８によってスイッチングを制御されている。 ダイオード２２，２３、抵抗６，７、ＮＰＮトランジスタ８，９
によって電圧クリップ回路１２が構成されている。 その他の図１と同一符号は図１と同一内容または相当部分を示し、他の回路構成は図１と同じである。

【００３３】次に、図３に示した入力変換回路の動作を説明する。 ダイオード２２，２３のスイッチング電圧を各々Ｖ _D1 ，Ｖ _D2として次式に示す関係をもたせてやる。

【００３４】

【数８】

【００３５】そうするとクリップ電圧Ｖ _A ，Ｖ _A ′は各々次に示す各式で表される。

【００３６】

【数９】

【００３７】

【数１０】

【００３８】従って、ＮチャネルＭＯＳトランジスタ１
６のゲート入力クリップ電圧は抵抗６，７の抵抗値Ｒ ₁ ，Ｒ ₂ 、トランジスタ８，９がスイッチングするベース−エミッタ間電圧Ｖ _BE及びダイオード２２，２３のスイッチング電圧Ｖ _Dにより任意に設定することができる。 よって出力端子１８の出力信号の入力信号に対する遅れ時間はクリップ電圧の設定を変えることで短くすることができる。 このようにダイオードをスイッチング素子に使用することで、半導体集積回路にした場合、専有面積を小さくすることができるという効果がある。

【００３９】次に、この発明の第３実施例について図４
を用いて説明する。 図４は、この発明の第３実施例による入力変換回路の回路図であり、図４に示した回路は図１中の電圧クリップ回路１２におけるトランジスタ９，
８を省略し、トランジスタ２５，２４のベース−コレクタ間に抵抗６，７を接続したものである。 図４において、２４，２５はＮＰＮトランジスタである。 そして、
ＮＰＮトランジスタ２５，２４はそれぞれ第１，第２のスイッチング素子として働く。 抵抗６，７はそれぞれＮ
ＰＮトランジスタ２５，２４のスイッチングを制御する制御手段として働く。 その他の図１と同一符号は図１と同一内容または相当部分を示し、他の回路構成は図１と同じである。

【００４０】次に、動作について説明する。 ノードＡの電位Ｖ _Aが上昇すると、抵抗６の一方端に接続したＮＰ
Ｎトランジスタ２５のベース電位も上昇する。 そして、
ＮＰＮトランジスタ２５のベース−エミッタ間電圧がＮ
ＰＮトランジスタ２５の“ＯＮ”する電圧Ｖ _BE(Q10)に達した時、ＮＰＮトランジスタ２５のコレクタからエミッタへ電流が流れ、ノードＡの電位Ｖ _Aがクリップされる。 また、ノードＡの電位Ｖ _Aが降下して、ＮＰＮトランジスタ２４のベース−エミッタ間電圧がＮＰＮトランジスタ２４の“ＯＮ”する電圧Ｖ _BE(Q9)に達した時、Ｎ
ＰＮトランジスタ２４のコレクタからエミッタへ電流が流れ、ノードＡの電位Ｖ _A ′がクリップされる。 この回路の他の動作は、図１に示した第１実施例と同様になるが、出力段のＮチャネルＭＯＳトランジスタ１６の入力電圧のクリップ電圧Ｖ _A ，Ｖ _A ′は、次に示す各式で表される。

【００４１】

【数１１】

【００４２】

【数１２】

【００４３】従って、ＭＯＳトランジスタ１６のゲート入力電位のクリップ電圧の幅は、従来例より小さくなり、抵抗６，７により任意に設定することができる。 図４に示す第３実施例では、第１実施例に比べて電圧クリップ回路１２中のトランジスタ数を２ケ削減することができ、回路が簡単に構成できる利点がある。

【００４４】次に、この発明の第４実施例による入力変換回路について図５を用いて説明する。 図５は第４実施例による入力変換回路を示す回路図であり、図５に示す回路では、図１に示した電圧クリップ回路１２に相当するブロックにおいて、スイッチング素子としてＰＮＰトランジスタ２６とＮＰＮトランジスタ２７を使用し、トランジスタ２６，２７にはベース電圧として各々独立した電圧源２８，２９を与えるようにしている。 従って、
トランジスタ２６，２７はそれぞれ第１，第２のスイッチング素子として働き、電圧源２８，２９はそれぞれ第１，第２の制御手段として働く。 その他の図１と同一符号は図１と同一内容または相当部分を示し、他の回路構成は図１と同じである。

【００４５】次に、動作について説明する。 ノードＡの電位Ｖ _Aが上昇すると、ＰＮＰトランジスタ２６のエミッタ電位が上昇する。 そして、ＰＮＰトランジスタ２６
のベース−エミッタ電圧がＰＮＰトランジスタ２６の“ＯＮ”する電圧Ｖ _BE(Q11)に達した時、ＰＮＰトランジスタ２６のエミッタからコレクタへ電流が流れ、ノードＡの電位Ｖ _Aがクリップされる。 また、ノードＡの電位Ｖ _A ′が降下して、ＮＰＮトランジスタ２５のベース−エミッタ電圧がＮＰＮトランジスタ２５の“ＯＮ”する電圧Ｖ _BE(Q12)に達した時、ＮＰＮトランジスタ２７
のコレクタからエミッタへ電流が流れ、ノードＡの電位Ｖ _A ′がクリップされる。 他の動作については、図５の回路動作も、図１に示した第１実施例と同様であるが、
出力段のＮチャネルＭＯＳトランジスタ１６のゲート入力電位のクリップ電圧Ｖ _A ，Ｖ _A ′は、次式で与えられる。

【００４６】

【数１３】

【００４７】

【数１４】

【００４８】従って、ＭＯＳトランジスタ１６のゲート入力電位のクリップ電圧は数１３，数１４より電圧源２
８，２９の電圧Ｅ ₁ ，Ｅ ₂を調整することで、任意に設定することができることが分かる。

【００４９】

【数１５】

【００５０】

【数１６】

【００５１】そのため、数１５および数１６の条件を与えることで、ＭＯＳトランジスタ１６のゲート入力電位のクリップ電圧の幅は従来例よりも小さくできるため、
入力信号に対する出力信号の遅れ時間を短くすることができる。

【００５２】次に、この発明の第５実施例による入力変換回路について図６を用いて説明する。 図６は、第５実施例による入力変換回路の回路図であり、図１の中の電圧クリップ回路１２に相当するブロックにおいて、ＮＰ
Ｎトランジスタ３０とＮＰＮトランジスタ３１にて、出力段のＮチャネルＭＯＳトランジスタ１６のベース電圧をクリップするようにしたものであり、電圧源３３をＮ
ＰＮトランジスタ３０のベース電圧として印加し、電圧源３２をＮＰＮトランジスタ３１のエミッタに印加することで、ノードＡの電位が上昇した場合、ＮＰＮトランジスタ３１のベース電位が（Ｅ ₄ ＋Ｖ _BE(Q14) ）に達した時にＮＰＮトランジスタ３１が“ＯＮ”状態となりノードＡの電位がクリップされ、ノードＡの電位が降下した場合、ＮＰＮトランジスタ３０のベース電位が（Ｅ ₃
−Ｖ _BE(Q13) ）に達した時にＮＰＮトランジスタ３０が“ＯＮ”状態となりノードＡの電位がクリップされるので、クリップ電圧Ｖ _A ，Ｖ _A ′を電圧源３２，３３の電圧Ｅ ₄ ，Ｅ ₃により調整することができる。 ここでクリップ電圧Ｖ _A ，Ｖ _A ′は次式で表すことができる。

【００５３】

【数１７】

【００５４】

【数１８】

【００５５】従って、数１７，数１８式より電圧源３
３，３２の電圧を調整することで、クリップ電圧を任意に設定することができ、図５の実施例と同様に電圧源３
２，３３の電圧Ｅ４，Ｅ３により、従来例より入力信号に対する出力信号の遅れを短くすることができる。

【００５６】以上の各実施例において従来例より入力信号に対する出力信号の遅れを短くすることができるが、
特に第１、第３及び第４実施例においては第１及び第２
のスイッチング素子が第３のＭＯＳトランジスタの制御電極に抵抗等の成分を介さずに直接接続されており、電荷を短時間で抜くことができ、入力信号に対する出力信号の遅れを短くするには有利である。

【００５７】なお、上記各実施例においては、電流供給手段としてマルチコレクタＰＮＰトランジスタ３，４及び定電流源５で構成した例を示したが、電流供給手段は他の構成であっても第１または第２のＭＯＳトランジスタに相補的に電流を供給できる回路であれば良く、上記各実施例と同様の効果を奏する。

【００５８】

【発明の効果】以上のように、請求項１記載の発明によれば、電流供給手段の第２の出力端子側から第１の出力端子側へ電流を流す第１のスイッチング素子と、前記電流供給手段の前記第１の出力端子側から前記第２の出力端子側へ電流を流す第２のスイッチング素子と、前記第３のトランジスタの前記制御電極の電位に応じて前記第１及び第２のスイッチング素子のオン／オフを制御する制御手段とを有する電圧クリップ手段を備えて構成されており、第１及び第２のスイッチング素子と制御手段により第３のトランジスタの制御電極への入力電位のクリップ電圧を任意に設定することができるとともに、その入力電位の振幅を小さくすることができ、入力に対する出力信号の遅れを短くすることができるという効果がある。

【００５９】また、請求項２記載の発明によれば、第３
のトランジスタの制御電極に制御電極を接続し、電源線に一方電極を接続し、第１の電位に他方電極を接続した第４のトランジスタと、前記第１の電位に一方電極を接続し、前記第３のトランジスタの制御電極に他方電極を接続し、第２の電位に制御電極を接続した第５のトランジスタとを備えて構成されており、前記第１及び第２の電位により第３のトランジスタの制御電極への入力電位のクリップ電圧を任意に設定することができるとともに、その入力電位の振幅を小さくすることができ、入力に対する出力信号の遅れを短くすることができるという効果がある。

【図面の簡単な説明】

【図１】この発明の第１実施例による入力変換回路を示す回路図である。

【図２】従来の入力変換回路を示す回路図である。

【図３】この発明の第２実施例による入力変換回路を示す回路図である。

【図４】この発明の第３実施例による入力変換回路を示す回路図である。

【図５】この発明の第４実施例による入力変換回路を示す回路図である。

【図６】この発明の第５実施例による入力変換回路を示す回路図である。

【符号の説明】

１ 第１の入力端子 ２ 第２の入力端子 ３ マルチコレクタＰＮＰトランジスタ ４ マルチコレクタＰＮＰトランジスタ ５ 定電流源 ６ 抵抗 ７ 抵抗 ８ ＮＰＮトランジスタ ９ ＮＰＮトランジスタ １０ ＮＰＮトランジスタ １１ ＮＰＮトランジスタ １２ 電圧クリップ回路 １３ ＮチャネルＭＯＳトランジスタ １４ ＮチャネルＭＯＳトランジスタ １５ 寄生容量 １６ ＮチャネルＭＯＳトランジスタ