技术领域
[0001] 本
发明涉及电源管理芯片技术领域，具体涉及一种数字脉宽调制电路及工作方法。
背景技术
[0002] 数字脉宽调制(DPWM)是DC-DC变换器中的一种控制方法，该方法通过调节电路
开关器件的开启和关断时间以控制
输出电压的大小，使之达到稳定值。在电路稳定的情况下，开关电路在一个固定的占空比下工作。而当遇到外部扰动时，输出电压会发生一系列变化。此时电路将会通过
采样和数字补偿，利用DPWM对PWM波的占空比进行调整，用来调整开关管的开启和关断时间，使电路达到最终的稳定状态。脉宽调制法在固定
频率的
信号作用下实现功率管的开断，通过调整导通时间得到一个稳定的输出电压。近些年来，高
分辨率的数字脉冲宽度调制(DPWM)一直是数字
开关电源领域研究的热点，传统数字脉宽
调制器及其控制方法在
时间分辨率、动态响应速度、功耗与资源占用方面的
缺陷一直是数字技术在开关电源领域应用的主要阻碍。单一的基于普通二进制计数器和比较器结构的DPWM模
块虽然实现简单，但分辨率的不足引起的极限环振荡会严重影响开关电源变换器输出电压的
质量。
[0003] 由于其特定的工作机理，导致基于计数器和比较器结构的DPWM难以实现高频化且过度依赖时钟产生电路的性能，电路整体复杂度和成本过高，不利于大规模应用。而使用高性能时钟管理模块的精细
相移功能来提高DPWM的时间分辨率，存在动态响应时间长的缺陷，无法满足高性能开关变换器实时性的要求。
[0004] 目前普通商用数字脉宽调制器时间分辨率较低且控制方法单一，主流产品的时间分辨能
力介于若干纳秒与几百纳秒之间，而高
精度的脉宽调
制芯片价格昂贵，结构复杂，不利于推广使用。
发明内容
[0005] 本发明的目的在于克服
现有技术中存在的问题，提供一种数字脉宽调制电路及工作方法，它可以实现能提高数字脉宽调制器的时间分辨率和开关频率，减小瞬态响应时间，从而减小DC-DC变换器输出电压纹波以及所需片外无源器件尺寸。
[0006] 为实现上述技术目的，达到上述技术效果，本发明是通过以下技术方案实现的：
[0007] 一种数字脉宽调制电路，包括基于计数器的粗延迟模块、基于
锁相环的时钟管理模块、两级同步
触发电路模块、基于进位链单元的精细延迟模块、占空比译码模块、
门控时钟单元，
[0008] 所述占空比译码模块用于将外部输入的数据流信号d[n:0]分割成三段信号，所述三段信号分别定义为高h位数据流信号、中间m位数据流信号、低1位精细数据流信号；
[0009] 所述粗延迟模块产生粗调信号，并在相移
时钟信号CLK_0上升沿触发下，按照3bit计数器进行计数，当计数值为0的时候开始计数，并与高h位数据流信号相比较，在计满相应粗调信号对应的数值周期时，开始把粗调信号拉低；
[0010] 所述时钟管理模块接收外部输入的时钟信号CLK_IN，并以90°
相位为步长产生4路频率的相移时钟信号，分别定义为CLK_0、CLK_90、CLK_180、CLK_270，得到单个时钟周期内均分的4个两两相差90°相位的信号后传递给四选一多路选择器；
[0011] 所述两级同步触发电路模块输出精细延迟信号，并对两级触发器进行驱动，当精细延迟信号相对CLK_0相移大于180°时，利用上升沿触发；当精细延迟信号相对CLK_0相移小于180°时，利用下降沿触发；
[0012] 所述精细延迟模块对经过门控时钟单元后的64路译码信号进行带进位加法操作，得到进位链精确延迟
输出信号，并作为触发时钟发送给两级同步触发电路模块；
[0013] 所述门控时钟单元接受来自译码器的2l路译码信号，把2l路的译码信号作为门控时钟单元的一端输入，同时把来自时钟管理模块的输出时钟作为门控时钟单元的另一端输入，两个输入经过与门后输出。
[0014] 还公开了一种数字脉宽调制电路的工作方法,包括如下步骤：
[0015] 步骤1、将外部输入的数据流信号d[n：0]分割为三段信号，包括高h位数据流信号、中间m位数据流信号以及低l位精细数据流信号；
[0016] 步骤2、将外部输入的时钟信号以90°相位为步长产生4路同频率的相移时钟信号，记为CLK_0、CLK_90、CLK_180、CLK_270；
[0017] 步骤3、在相移时钟信号CLK_0上升沿触发下，计数器对当前状态进行状态转移，得到下一个状态；
[0018] 步骤4、以所述高h位数据流信号作为
阈值与下一个状态进行比较，若下一个状态低于所述阈值，则产生高电平，否则产生低电平；
[0019] 步骤5、根据所产生的高电平或低电平，并在4路同频率的相移时钟信号CLK_0、CLK_90、CLK_180、CLK_270的上升沿触发下，得到单个时钟周期内均分的4个两两相差90°相位的信号，同时，根据所产生的高电平或低电平，在一路相移时钟信号CLK_0的上升沿触发下，产生输出拉高信号；
[0020] 步骤6、在所述中间m位数据流信号的作用下从四个两两相差90°相位的信号中选择一路时钟信号作为低l位精细数据流译码信号输出的触发信号；
[0021] 步骤7、在所述触发信号作用下，对所述低l位精细数据流信号进行译码，将寄存器组暂存的2l路译码信号输出；
[0022] 步骤8、对输出的所述2l路译码信号送入门控时钟单元，在相移时钟信号下降沿作用下送入锁存器，在相移时钟信号上升沿作用下，经过与门送出精细延迟的相移时钟信号；
[0023] 步骤9、在所述输出拉高信号作用下，产生高电平，并在精细延迟的相移时钟信号的作用下，产生低电平，从而对数据流信号d[n:0]实现数字脉冲宽度的调制。
[0024] 本发明的有益效果：1.本发明在高电平输出触发和异步精细相移时钟信号两条主要路径上均使用了两级同步的触发器，使得不同路径延时平衡，同时防止输入时钟上升沿与精细相移时钟触发信号上升沿相移很近，造成建立时间和保持时间违例，导致数据的丢失和亚稳态的发生，同时利用时钟管理模块得到四路相差为90°的信号，四路相移时钟信号经过门控时钟单元以及精细延迟模块后，最终输出的精细延迟的相移时钟信号的分辨率提高了64倍，延迟单元的使用减少也意味着进行精细相移的响应时间相应减小，从而提高了数字开关变换器电压调控的响应速度，同时对于触发器资源极其丰富的FPGA芯片来说，占用的电路资源减少，大大提高了资源利用率和电路性能，使得占空比线性度和开关变换器响应速度提高。
[0025] 2.设置门控时钟单元，接受来自译码器的2l路译码信号作为使能信号，在时钟管理模块输出的时钟信号clk_4x1下降沿的作用
下采样来自译码的使能信号，该使能信号与时钟信号在经过与门作用下输出相移时钟信号，避免了使能信号与时钟信号clk_4x1毛刺的产生，改善了精细延迟时钟信号，同时降低了功耗。
[0026] 3.采用异步清零的D触发器，与已有的混合结构DPWM采用的SR锁存器结构相比，亚稳态问题可以得到改善，
稳定性会变得更好。
[0027] 4.采用计数比较、两级同步触发、占空比信号分段控制的方法，以及基于进位链精细延迟单元模块精确控制的方式提高了控制的精确性。
[0028] 综上所述，本发明采用低成本FPGA时钟管理模块PLL和其内部进位链资源，采用两级同步触发结构，结合进位链的精细延时功能和新的控制方法，避免了单一电路结构时间分辨率不足和成本过高的弊端，同时，采用多级混合调节技术减小开关电源变换器的瞬态响应时间，避免了异步时钟域之间亚稳态的发生，采用门控时钟单元防止了精细延迟时钟信号毛刺的产生，最终减小了输出电压纹波，提高了非稳态情况下DC-DC变换器的响应速度。。
附图说明
[0029] 为了更清楚地说明本发明
实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0030] 图1为本发明一种数字脉宽调制电路的
框架结构示意图；
[0031] 图2为本发明一种数字脉宽调制电路中两级同步触发电路模块的框架结构示意图；
[0032] 图3为本发明一种数字脉宽调制电路中门控时钟单元的框架结构示意图；
[0033] 图4为本发明一种数字脉宽调制电路的整体电路框架结构示意图；
[0034] 图5为本发明一种数字脉宽调制电路中门控时钟单元的时序图；
[0035] 图6为本发明一种数字脉宽调制电路的整体时序图。
具体实施方式
[0036] 为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
[0037] 本发明中以12位数字脉宽调制电路及其工作方法为例，提出一种数字脉宽调制电路，包括基于计数器的粗延迟模块、基于
锁相环的时钟管理模块、两级同步触发电路模块、基于进位链单元的精细延迟模块、占空比译码模块、门控时钟单元，
[0038] 请参阅图1，外部输入的总数据流信号d[n:0]，经过占空比译码模块生成各个模块所需要的输入数据流信号，数据流信号d[11:9]输入到计数器中的粗延迟模块，作为粗延迟模块内部状态转移的预设阈值，数据流信号d[7:6]作为时钟管理模块输出的四路相移信号的选择
控制信号，完成四选一功能并将选择的特定相位信号发送到门控时钟单元，作为译码模块的输出使能的驱动时钟信号。输入数据流信号的低6位d[5:0]作为数据流精细调节控制信号输入到精细数据流信号译码模块，输出64路独热译码信号并送入门控时钟单元，通过控制进位延时的方式生成精细调节的时钟信号trg_delay，最终控制输出的高分辨率PWM
波形，从而控制开关电源变换器的功率管开关状态，实时调节变换器的输出电压。时钟管理模块接收外部输入的时钟信号，并以90°相位为步长产生4路同频率的移相时钟信号CLK_0、CLK_90、CLK_180、CLK_270，并输出至门控时钟单元，同时将1路移相时钟信号CLK_0输出至粗延迟模块；粗延迟模块接收一级粗调信号，并在移相时钟信号CLK_0上升沿驱动的两级同步触发器连续作用下，将第一级粗调信号发送到异步输出模块。
[0039] 请参阅图2，两级同步触发电路模块可分为两级同步触发器和二选一数据选择器，当输入参考时钟CLK_0上升沿与trg_delay触发信号上升沿相移很近但是相移差不等于0时，由于路径延迟很容易造成trg_delay与CLK_0触发的数据建立时间违例，因此选用d[8]控制trg_delay在0°和180°相移之后的选通信号触发，trg_delay在低于180°时选择下降沿触发FF5，高于180°时选择上升沿触发FF4，有效避免了trg_delay和CLK_0边沿相移很近造成的数据建立时间的违例，避免了亚稳态的发生；精细延迟模块内部包含进位链逻辑单元，进位链是一种低延迟的内部专用路径，在进位链中的传播延迟是可预测的，范围一般是10ps到100ps，具体数值取决于所使用的FPGA工艺和速度，通过连续的2位加法器传播进位，可以实现DPWM模块所需的高精度时间分辨率，进位链作为精细模块中的延迟单元，两级加法器间的进位延迟tadd大小决定了DPWM的最小时间分辨率，由控制环路中的前级数字
控制器模块产生输入数据流信号d[l-1:0]产生的进位链总延时T_delay，进而产生可精细调节的相移时钟信号trg_delay，驱动两级触发器结构。
[0040] 请参阅图3，门控时钟单元可分为下降沿使能触发的锁存器和与门阵列单元，锁存器的一端接受来自译码单元的输入数据流信号的低6位d[5:0]作为数据流精细调节控制信号，输入到精细数据流信号译码模块，输出64路独热译码使能信号decoder_enable，同时另一端接受来自时钟管理模块产生的四路时钟，经过四选一数据选择器选择一路时钟作为输入，使得来自译码器的使能信号decoder_enable在通过锁存器之后，仅仅在低电平的时候进行翻转，而在高电平的时候不翻转，保证在使能信号切换时经过与门后的输出时钟信号不发生变化，从而有效避免了使能信号在时钟信号为高电平时所导致的gate_clock毛刺的产生。
[0041] 请参阅图4，为整体电路内部结构图，该电路主要由计数器和比较器组成的粗延迟模块，PLL的时钟管理模块，两级同步触发电路模块，门控时钟单元模块和进位链的精细延迟模块构成。其中，CLK_IN是DPWM的外部输入时钟信号，d[11:0]是总输入数据流信号，第二粗延迟模块中的PLL通过频率倍增和CLK_IN的0°相移产生同步的输入参考时钟CLK_0。与基于计数器的普通DPWM模块工作原理相同，输入数据流d[11:9]作为预置阈值选择适当的时钟周期作为第一粗延迟，当第一粗延迟模块中的计数器值等于0时，经比较器之后，第一粗延迟模块输出的上升沿作用于输出级触发器FF7，使输出信号PWM为高电平。相应输入的d[7:6]作为控制第二粗延迟模块PLL的选择信号，选择经PLL后的一路输出时钟送入译码器输出端的门控时钟单元作为触发时钟信号。最后，输入数据流信号的低6位d[5:0]经过输出到门控时钟单元，来控制高速进位链逻辑单元作为精细延迟模块来控制PWM调制波形，即trg_delay相移时钟信号经过第二粗延迟和精细延迟的总延迟之后，并在进位链的输出端控制计数器反向输出通路上的触发器FF4、FF5和FF6，两级同步触发器在相移时钟trg_delay连续作用下降低了亚稳态发生的概率，避免了传统异步结构的在trg_delay相位高于180°时造成DPWM提前触发，DPWM占空比调节范围减小的问题。
[0042] 请参阅图5，为门控时钟单元的时序图，输入时钟信号CLK_0达到上升沿的时候，采样来自译码器模块输出的64路独热译码使能信号decoder_enable，经过上升沿采样后的使能信号在经过与门时，由于不同路径之间的延迟会导致使能信号与时钟信号到达与门的时间不同，因此会导致毛刺的发生，采用下降沿时钟触发的锁存器，在下降沿的时候进行采样，驱动使能信号到锁存器输出端，同时当时钟信号clk_4x1为低电平的时候不会影响输出的时钟信号，为高电平的时候与使能信号进行相与输出，有效避免了精细相移时钟信号trg_delay中毛刺的发生。
[0043] 请参阅图6，为整体电路结构的时序图，输入参考时钟信号CLK_0在起始阶段计数器开始计数，经过两级触发器FF3、FF7之后输出信号开始置数。外部输入时钟CLK_IN通过PLL单元产生两两
相位差为90°的四路时钟信号CLK_0、CLK_90、CLK_180和CLK_270，四路相移时钟在第二粗延迟模块的输入数据流信号d[7:6]作用下，选择一路作为输出，被选择的时钟信号再通过d[5:0]控制的进位逻辑，输出触发时钟信号trg_delay，理论上可将90°相位均分为64份，达到提升DPWM模块时间分辨率和保证高线性度的作用。同时，PLL使用Phase shift输出控制信号来调整输出时钟的频率，使得加法器的延迟总时间尽可能等于输入参考时钟的四分之一周期，以提高所提出DPWM电路的输出信号占空比线性度。3位计数器首先在输入参考时钟上升沿触发下从0至7进行计数，计数器输出信号经过CLK_0上升沿触发的触发器FF1得到信号set_high1，在下一个时钟CLK_0上升沿作用下经过触发器FF3得到set_high2信号使输出级寄存器工作，使得输出信号DPWM_OUT置为高电平。在输入数据流信号d[7:6]控制下，选择PLL输出的特定相移时钟信号，与数据流低6位d[5:0]译码电路配合，使得进位链输入端与门在d[5:0]所选择的特定
位置电平拉高，其余进位链输入均为低电平。输入的高电平以所在位置为起点开始向沿进位链向上进位并输出trg_delay信号，实现加法器进位做精确延时的功能。同时，计数器输出信号反相后经过上升沿触发的触发器FF2得到reset_high1，在输入数据流信号d[8]控制下，reset_high1信号分别在进位链输出信号trg_delay的上升沿和下降沿经过触发器FF4和FF5，输出得到reset_high2信号。最终在进位链输出端得到高电平送入触发器FF6的时钟端，将reset_high2信号发送到输出级寄存器FF8的清零端，使得DPWM_OUT信号复位。
[0044] 以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本
说明书的内容，可作很多的
修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受
权利要求书及其全部范围和等效物的限制。
