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半导体封装件及其制造方法以及制造再分布结构的方法

阅读：787发布：2020-05-11

专利汇可以提供半导体封装件及其制造方法以及制造再分布结构的方法专利检索，专利查询，专利分析的服务。并且一种制造半导体封装件的方法，可包括：形成下部再分布层；在所述下部再分布层的一部分上形成堆叠体，以及在所述下部再分布层的顶表面上堆叠半导体芯片。所述堆叠体的形成可以包括：涂覆光可成像电介质材料以在所述下部再分布层的顶表面上形成第一绝缘层，形成第一通路以穿透所述第一绝缘层，涂覆光可成像电介质材料以在所述第一绝缘层的顶表面上形成第二绝缘层，以及形成第二通路以穿透所述第二绝缘层。，下面是半导体封装件及其制造方法以及制造再分布结构的方法专利的具体信息内容。

权利要求

1.一种半导体封装件，包括：
下部再分布层；
堆叠体，其在所述下部再分布层的顶表面的第一区域上；以及
半导体芯片，其在所述下部再分布层的所述顶表面的第二区域上，其中：
所述堆叠体包括：
第一绝缘层，其在所述下部再分布层的所述顶表面上；
第二绝缘层，其在所述第一绝缘层的顶表面上；
第一通路，其穿透所述第一绝缘层；以及
第二通路，其穿透所述第二绝缘层，并且
其中，所述第二通路具有竖直延伸的中心轴，所述第二通路的中心轴与所述第一通路的竖直延伸的中心轴间隔开。
2.根据权利要求1所述的半导体封装件，其中：
所述堆叠体还包括：
第一互连线，其将所述第一通路连接到所述第二通路；以及
第二互连线，其在所述第二绝缘层上，所述第二互连线连接所述第二通路，以及所述第一通路和所述第二通路具有向上增加的宽度。
3.根据权利要求2所述的半导体封装件，其中，所述堆叠体还包括：
第三绝缘层，其在所述第二绝缘层的顶表面上；以及
第三通路，其穿透所述第三绝缘层，并且
所述第二互连线将所述第二通路连接到所述第三通路。
4.根据权利要求1所述的半导体封装件，其中，所述第一绝缘层和所述第二绝缘层在朝向所述半导体芯片的方向上形成阶梯结构。
5.根据权利要求1所述的半导体封装件，还包括在所述半导体芯片和所述堆叠体上的上部再分布层，
其中，所述上部再分布层通过所述堆叠体电连接到所述下部再分布层。
6.根据权利要求1所述的半导体封装件，其中，所述第一绝缘层和所述第二绝缘层包括光可成像电介质材料。
7.根据权利要求2所述的半导体封装件，其中：
所述下部再分布层包括：
下部再分布绝缘体；
下部再分布外部端子，其设置在所述下部再分布绝缘体上并电连接到所述第一通路；
下部再分布图案，其设置在所述下部再分布绝缘体中并且电连接到所述下部再分布外部端子；以及
下部再分布连接端子，其设置在所述下部再分布绝缘体上并且电连接到所述下部再分布图案，
所述半导体芯片电连接到所述下部再分布连接端子，并且
所述第一通路和所述第一绝缘层设置为接触所述下部再分布外部端子的顶表面。
8.一种制造再分布结构的方法，所述方法包括：
形成下部再分布层；以及
在所述下部再分布层上形成堆叠体，所述堆叠体的形成包括：
在所述下部再分布层的顶表面上形成第一绝缘层；
形成第一通路以穿透所述第一绝缘层；
在所述第一绝缘层的顶表面上形成第二绝缘层；以及
形成第二通路以穿透所述第二绝缘层。
9.根据权利要求8所述的方法，其中：
所述堆叠体的形成还包括：
形成第一通孔以穿透所述第一绝缘层并暴露所述下部再分布层的边缘区域的一部分；
形成第一孔以穿透所述第一绝缘层并暴露所述下部再分布层的中心区域；以及形成第二通孔以穿透所述第二绝缘层，
所述第一通路形成为填充所述第一通孔，
所述第二通路形成为填充所述第二通孔，并且
所述第一通路和所述第二通路形成为具有向上增加的宽度。
10.根据权利要求8所述的方法，其中，所述第二通路具有竖直延伸的中心轴，所述第二通路的中心轴与所述第一通路的竖直延伸的中心轴间隔开。
11.根据权利要求8所述的方法，其中，所述第一绝缘层和所述第二绝缘层在朝向半导体芯片的方向上形成阶梯结构。
12.根据权利要求8所述的方法，其中：
所述下部再分布层包括电连接到所述第一通路的下部再分布外部端子，并且所述第一通路和所述第一绝缘层形成为接触所述下部再分布外部端子的顶表面。
13.一种半导体封装件，包括：
下部再分布层；
下部半导体芯片，其在所述下部再分布层上；
堆叠体，其在所述下部再分布层上并且与所述下部半导体芯片横向间隔开，在平面图中，所述下部半导体芯片被所述堆叠体包围；
上部封装件，其在所述下半导体芯片和所述堆叠体上，并且在所述下部半导体芯片和所述堆叠体上的上部再分布层电连接到所述堆叠体，其中
所述堆叠体包括：
第一绝缘层，其在所述下部再分布层上；
第一通路，其穿透所述第一绝缘层；
第二绝缘层，其在所述第一绝缘层上；以及
第二通路，其穿透所述第二绝缘层并具有竖直延伸的中心轴，所述第二通路的中心轴与所述第一通路的竖直延伸的中心轴间隔开，并且
所述上部封装件包括：
上部半导体芯片，其在所述上部再分布层上。
14.根据权利要求13所述的半导体封装件，其中，所述第一绝缘层和所述第二绝缘层在朝向所述半导体芯片的方向上形成阶梯结构。
15.根据权利要求13所述的半导体封装件，其中：
所述堆叠体还包括将所述第一通路连接到所述第二通路的第一互连线；以及第二互连线，其在所述第二绝缘层上，所述第二互连线连接所述第二通路。
16.根据权利要求15所述的半导体封装件，其中，所述第一通路和所述第二通路具有向上增加的宽度。
17.根据权利要求13所述的半导体封装件，其中，所述堆叠体还包括：
第三绝缘层，其在所述第二绝缘层的顶表面上；以及
第三通路，其穿透所述第三绝缘层，以及
第二互连线，其将所述第二通路连接到所述第三通路。
18.根据权利要求13所述的半导体封装件，其中，所述上部再分布层通过所述堆叠体电连接到所述下部再分布层，并且
所述上部再分布层通过设置在所述上部封装件下的上部球电连接到所述上部封装件。
19.根据权利要求13所述的半导体封装件，其中，所述第一绝缘层和所述第二绝缘层包括光可成像电介质材料。
20.根据权利要求13所述的半导体封装件，其中：
所述下部再分布层包括：
下部再分布绝缘体；
下部再分布外部端子，其设置在所述下部再分布绝缘体上并电连接到所述第一通路；
下部再分布图案，其设置在所述下部再分布绝缘体中并且电连接到所述下部再分布外部端子；以及
下部再分布连接端子，其设置在所述下部再分布绝缘体上并且电连接到所述下部再分布图案，
所述下部半导体芯片电连接到所述下部再分布连接端子，并且所述第一通路和所述第一绝缘层设置为接触所述下部再分布外部端子的顶表面。

说明书全文

半导体封装件及其制造方法以及制造再分布结构的方法

[0001] 相关申请的交叉引用

[0002] 通过引用方式将2018年10月5日在韩国知识产权局提交的并且题为“Semiconductor Package,Method of Fabricating Semiconductor Package,and Method of Fabricating Re-Distribution Structure(半导体封装件、制造半导体封装件的方法以及制造再分布结构的方法)”的韩国专利申请No.10-2018-0119089整体并入本文。

技术领域

[0003] 实施例涉及一种半导体封装件，并且尤其涉及一种包括再分布层的半导体封装件。

背景技术

[0004] 在以半导体封装件的形式提供集成电路(IC)芯片的情况下，集成电路(IC)芯片可以容易地用作电子产品的一部分。半导体封装件可以包括印刷电路板(PCB)和半导体芯片，半导体芯片安装在PCB上并通过接合线或凸块电连接到PCB。发明内容

[0005] 实施例旨在一种半导体封装件，该半导体封装件包括：下部再分布层；堆叠体，其在下部再分布层的顶表面的第一区域上；以及半导体芯片，其在下部再分布层的顶表面的第二区域上。堆叠体可以包括：第一绝缘层，其在下部再分布层的顶表面上；第二绝缘层，其在第一绝缘层的顶表面上；第一通路，其穿透第一绝缘层；以及第二通路，其穿透第二绝缘层，并且，所述第二通路具有竖直延伸的中心轴，所述第二通路的中心轴与第一通路的竖直延伸的中心轴间隔开。

[0006] 实施例还旨在一种制造再分布结构的方法，该方法包括：形成下部再分布层；以及在下部再分布层上形成堆叠体。堆叠体的形成可以包括：在下部再分布层的顶表面上形成第一绝缘层；形成第一通路以穿透第一绝缘层；在第一绝缘层的顶表面上形成第二绝缘层；以及形成第二通路以穿透第二绝缘层。

[0007] 实施例还旨在一种制造半导体封装件的方法，该方法包括：形成下部再分布层；在下部再分布层的一部分上形成堆叠体；以及将半导体芯片堆叠到下部再分布层的顶表面上。所述堆叠体的形成可包括：涂覆光可成像电介质材料，以在下部再分布层的顶面上形成第一绝缘层；形成第一通路以穿透第一绝缘层；涂覆光可成像电介质材料，以在第一绝缘层的顶表面上形成第二绝缘层；以及形成第二通路以穿透第二绝缘层。附图说明

[0008] 通过参考附图来详细描述示例实施例，特征对于本领域技术人员将变得显而易见，在附图中：

[0009] 图1示出了根据示例实施例的制造半导体封装件的方法的流程图。

[0010] 图2示出了根据示例实施例的载体基板的截面图。

[0011] 图3示出了根据图1的流程图形成下部再分布层的步骤的截面图。

[0012] 图4A至4I示出了根据图1的流程图形成堆叠体的步骤的截面图。

[0013] 图5示出了根据图1的流程图来堆叠半导体芯片的步骤的截面图。

[0014] 图6示出了根据图1的流程图的模制(molding)步骤的截面图。

[0015] 图7示出了根据图1的流程图形成上部再分布层的步骤的截面图。

[0016] 图8示出了根据示例实施例的移除载体基板的步骤的截面图。

[0017] 图9A示出了根据图1的流程图来堆叠上部封装件的步骤的截面图。

[0018] 图9B示出了根据示例实施例的半导体封装件的平面图。

[0019] 图10示出了根据示例实施例的半导体封装件的截面图。

[0020] 图11示出了根据示例实施例的半导体封装件的截面图。

[0021] 图12示出了根据示例实施例的半导体封装件的截面图。

[0022] 图13示出了根据示例实施例的半导体封装件的截面图。

具体实施方式

[0023] 图1是示出制造半导体封装件的方法的流程图，并且图2至图9A是示出根据图1的流程图制造半导体封装件的工艺的截面图。

[0024] 在下文中，图2的方向D1将被称为第一方向或向上方向，并且图2的方向D2将被称为第二方向或向右方向。

[0025] 参见图1，制造半导体封装件的方法S可包括：形成下部再分布层(在S1中)，形成堆叠体(在S2中)，堆叠半导体芯片(在S3中)，执行模制工艺(在S4中)，形成上部再分布层(在S5中)，以及堆叠上部封装件(在S6中)。

[0026] 参见图1和图2，可以设置载体基板8以用于形成下部再分布层(在S1中)。参见图3，下部再分布层1可以形成在载体基板8的顶表面上。在示例实施例中，下部再分布层1可以通过以下工艺来形成：在载体基板8上沉积或涂覆光敏材料，通过曝光和显影工艺在光敏材料中形成孔，以及用导电材料填充孔。

[0027] 下部再分布层1可以包括下部再分布绝缘体11、下部再分布外部端子131、下部再分布图案133、下部再分布连接端子135、以及下部再分布通路15。可以在下部再分布绝缘体11的底表面中设置下部再分布孔17。

[0028] 下部再分布绝缘体11可包括光可成像电介质(PID)，即光敏材料。在示例实施例中，光敏材料可以是光敏聚合物或可包括光敏聚合物。光敏聚合物可以是或可包括光敏聚酰亚胺(PSPI)、聚苯并恶唑(PBO)、酚醛聚合物、苯并环丁烯(BCB)聚合物或其组合等。

[0029] 下部再分布绝缘体11可以用作下部再分布层1的主体。下部再分布绝缘体11可以保护下部再分布图案133。下部再分布绝缘体11可以为多层结构。

[0030] 在示例实施例中，可以在第一方向D1和第二方向D2上设置多个下部再分布图案133。下部再分布图案133可以在第一方向D1上彼此间隔开，并且可以被设置为形成多个层。

[0031] 下部再分布通路15可用于将在第一方向D1上彼此间隔开的下部再分布图案133彼此电连接。在本说明书中，表述“电连接元件”可以意味着元件之间的直接连接或者元件之间通过另一个导电元件的间接连接。下部再分布通路15可以在沿第一方向D1的方向上具有增加的宽度。在另一示例实施例中，下部再分布通路15的宽度可以在第一方向D1上恒定，或者可以以各种其他方式变化。

[0032] 下部再分布外部端子131可以设置在下部再分布绝缘体11的顶表面的第一区域上。第一区域可以是下部再分布绝缘体11的顶表面的边缘区域。在示例实施例中，下部再分布外部端子131可以是焊盘。在示例实施例中，可以设置多个下部再分布外部端子131。下部再分布外部端子131可以用于将下部再分布图案133中的至少一个电连接到半导体芯片5(例如，参见图9A)的集成电路(未示出)。

[0033] 下部再分布连接端子135可以位于下部再分布绝缘体11的顶表面的第二区域上。第二区域可以是下部再分布绝缘体11的顶表面的中心区域。例如，第二区域可以位于由第一区域封闭的区域内。因此，第一区域可以比第二区域更靠近下部再分布绝缘体11的侧表面。在示例实施例中，下部再分布连接端子135可以是焊盘。在示例实施例中，可以设置多个下部再分布连接端子135。下部再分布连接端子135可用于将下部再分布图案133中的至少一个电连接到半导体芯片5(例如，参见图9A)。

[0034] 下部再分布外部端子131、下部再分布图案133、下部再分布连接端子135和下部再分布通路15中的每一个可以由导电材料形成或包括导电材料。在示例实施例中，导电材料可包括金属材料，例如铜或铝。下部再分布孔17可以形成在下部再分布层1的底表面中以在第一方向D1上具有特定深度，从而暴露下部再分布图案133中的至少一个。

[0035] 参见图1和图4A，形成堆叠体(在S2中)可以包括在下部再分布层1上形成堆叠体3(例如，参见图9A)。可以通过在下部再分布层1的顶表面上沉积或涂覆光可成像电介质(PID)(即，光敏材料)来形成第一初始(preliminary)绝缘层3111。在示例实施例中，光敏材料可包括光敏聚合物。光敏聚合物可以是或包括光敏聚酰亚胺(PSPI)、聚苯并恶唑(PBO)、酚聚合物、苯并环丁烯(BCB)聚合物或其组合等。第一初始绝缘层3111可以覆盖下部再分布外部端子131和下部再分布连接端子135。

[0036] 参见图4B，可以通过曝光和显影工艺来图案化第一初始绝缘层3111。可以通过对第一初始绝缘层3111的曝光和显影工艺来形成第一绝缘层311。用于形成第一绝缘层311的显影工艺可以包括正性显影(PTD)工艺或负性显影(NTD)工艺。在示例实施例中，第一绝缘层311的底表面可以与下部再分布层1的顶表面接触。在示例实施例中，在下部再分布绝缘体11是多层结构的情况下，第一绝缘层311可以比构成下部再分布绝缘体11的层中的一个层要厚。

[0037] 由于曝光和显影工艺，可以形成第一通孔311h以从第一初始绝缘层3111的顶表面到下部再分布层1的顶表面穿透第一初始绝缘层3111的至少一部分。例如，第一通孔311h可以形成为暴露下部再分布外部端子131。在示例实施例中，第一通孔311h可以形成为在从第一绝缘层311的顶表面朝向下部再分布层1的方向上具有减小的宽度或恒定的宽度。在示例实施例中，可以设置多个第一通孔311h。第一通孔311h可以在第二方向D2上彼此间隔开。

[0038] 由于曝光和显影工艺，第一孔311h'可以形成为从第一初始绝缘层3111的顶表面到下部再分布层1的顶表面穿透第一初始绝缘层3111的至少一部分。例如，第一孔311h'可以形成为暴露下部再分布连接端子135。第一孔311h'可以形成在第二区域上。此处，第一孔311h'可以指的是第一内侧表面311c之间的空的空间。半导体芯片5(例如，参见图9A)可以位于第一孔311h'中。这将在下面更详细地描述。

[0039] 参见图4C，可以在第一绝缘层311的第一通孔311h中形成导体。在示例实施例中，可以通过电镀工艺形成导体。在下文中，形成在第一通孔311h中的导体将被称为第一通路315。可以在第一通路315的顶表面和第一绝缘层311的顶表面311b上形成将被称为第一互连线313的导体。第一通路315和第一互连线313可以彼此电连接。例如，第一通路315和第一互连线313可以由铜形成或包括铜。第一通路315可以电连接到下部再分布外部端子131。例如，第一通路315可以通过下部再分布外部端子131电连接到下部再分布图案133。第一通路
315和/或第一绝缘层311可以形成为覆盖下部再分布外部端子131的所有顶表面。因此，下部再分布外部端子131可以不暴露于外部。因此，可以防止在形成堆叠体期间(在S2中)下部再分布外部端子131被氧化。结果，可以提高下部再分布外部端子131的可靠性。

[0040] 参见图4D，第二初始绝缘层3311可以形成在第一绝缘层311的顶表面311b上以及下部再分布层1的顶表面上。第二初始绝缘层3311可以由光可成像电介质形成或包括可光成像电介质(PID)，即光敏材料。第二初始绝缘层3311可以通过沉积或涂覆工艺形成。在示例实施例中，光敏材料可以是或包括光敏聚合物。例如，光敏聚合物可以是或包括光敏聚酰亚胺(PSPI)、聚苯并恶唑(PBO)、酚类聚合物、苯并环丁烯(BCB)聚合物或其组合等。第二初始绝缘层3311可以形成为覆盖第一互连线313和下部再分布连接端子135。第一互连线313上的第二初始绝缘层3311的第一顶表面331b可以位于比下部再分布连接端子135上的第二初始绝缘层3311的第二顶表面331x要高的水平处。第一顶表面331b和第二顶表面331x可以通过倾斜表面331y彼此连接。在示例实施例中，第二初始绝缘层3311可以形成为以基本均匀的厚度覆盖包括第一绝缘层311的结构。

[0041] 参见图4E，可以通过曝光和显影工艺来图案化第二初始绝缘层3311。可以通过对第二初始绝缘层3311的曝光和显影工艺来形成第二绝缘层331。用于形成第二绝缘层331的显影工艺可以包括正性显影(PTD)工艺或负性显影(NTD)工艺。

[0042] 由于曝光和显影工艺，可以形成第二通孔331h以从第二初始绝缘层3311的顶表面到下部再分布层1的顶表面或第一绝缘层311的顶表面311b以穿透第二初始绝缘层3311的至少一部分。例如，第二通孔331h可以形成为暴露第一互连线313。在示例实施例中，第二通孔331h可以形成为在从第二绝缘层331的顶表面朝向第一绝缘层311的方向上具有减小的宽度或恒定的宽度。在示例实施例中，可以设置多个第二通孔331h。第二通孔331h可以在第二方向D2上彼此间隔开。

[0043] 由于曝光和显影工艺，第二初始绝缘层3311的至少一部分可以从第二初始绝缘层3311的顶表面凹陷到下部再分布层1的顶表面，以暴露下部再分布连接端子135。例如，可以从第一孔311h'移除第二初始绝缘层3311的至少一部分以再次暴露下部再分布连接端子
135。此外，由于曝光和显影工艺，可以在第一孔311h'上形成第二孔331h'。第二孔331h'可以指的是第二内侧表面331c之间的空的空间。第二孔331h'和第一孔311h'可以连接以形成单个空的空间。半导体芯片5(例如，参见图9A)可以位于第一孔311h'中。这将在下面更详细地描述。可以通过曝光和显影工艺来图案化第二初始绝缘层3311以形成第二绝缘层331。用于形成第二绝缘层331的显影工艺可以包括正性显影(PTD)工艺或负性显影(NTD)工艺。

[0044] 第一绝缘层311和第二绝缘层331可以在朝向下部再分布连接端子135的方向上形成阶梯结构。因此，当在平面图中观察时，第一绝缘层311的第一内侧表面311c可以不与第二绝缘层331的第二内侧表面331c对齐。第一内侧表面311c可以位于第二内侧表面331c内。因此，当在平面图中观察时，第一内侧表面311c可以比第二内侧表面331c更靠近下部再分布连接端子135。第二绝缘层331的第二顶表面331b的面积可以小于第一绝缘层311的第一顶表面311b的面积。在示例实施例中，第二绝缘层331可以形成在第一绝缘层311上以暴露第一绝缘层311的一部分311b'。暴露部分311b'可以与第一内侧表面311c相邻。

[0045] 参见图4F，导体可以形成在第二绝缘层331的第二通孔331h中。在示例实施例中，导体可以通过电镀工艺形成。在下文中，形成在第二通孔331h中的导体将被称为第二通路335。设置在第二通路335的顶表面上和第二绝缘层331的顶表面331b上的导体将被称为第二互连线333。第二通路335和第二互连线333可以彼此电连接。例如，第二通路335和第二互连线333可以由铜形成或包括铜。第二通路335可以电连接到第一互连线313。例如，第二通路335可以通过第一互连线313电连接到第一通路315。

[0046] 在示例实施例中，当在平面图中观察时，第一通路315和第二通路335可以是彼此偏心的。例如，第一通路315的竖直延伸的中心轴C1可以与第二通路335的竖直延伸的中心轴C2间隔开。彼此偏心的第一通路315和第二通路335可以通过第一互连线313彼此连接。通过在第一通路315和第二通路335之间容纳偏心布置(off-centered arrangement)，可以减少在设置下部再分布层1的下部再分布图案133时的技术限制。

[0047] 参见图4G，第三初始绝缘层3511可以形成在第二绝缘层331的顶表面331b上和下部再分布层1的顶表面上。第三初始绝缘层3511可以由光可成像电介质形成或包括光可成像电介质(PID)，即光敏材料。第三初始绝缘层3511可以通过沉积或涂覆工艺形成。在示例实施例中，光敏材料可包括光敏聚合物。例如，光敏聚合物可以是或包括光敏聚酰亚胺(PSPI)、聚苯并恶唑(PBO)、酚类聚合物、苯并环丁烯(BCB)聚合物或其组合等。第三初始绝缘层3511可以覆盖第二互连线333和下部再分布连接端子135。第二互连线333上的第三初始绝缘层3511的第一顶表面351b可以位于比下部再分布连接端子135上的第三初始绝缘层3511的第二顶表面351x要高的水平处。第一顶表面351b和第二顶表面351x可以通过两个倾斜表面351y和351z彼此连接。第一绝缘层311和第二绝缘层331可以形成阶梯结构。因此，当形成第三初始绝缘层3511时，可以防止下层结构的高度差的突然变化。因此，第三初始绝缘层3511可以形成为具有基本均匀的厚度。

[0048] 参见图4H，可以通过曝光和显影工艺来图案化第三初始绝缘层3511以形成第三绝缘层351。用于形成第三绝缘层351的显影工艺可以包括正性显影(PTD)工艺或负性显影(NTD)工艺。

[0049] 由于曝光和显影工艺，第三初始绝缘层3511的至少一部分可以从第三初始绝缘层3511的顶表面凹陷到下部再分布层1的顶表面或者第二绝缘层331的顶表面331b，以暴露下部再分布连接端子135和第二互连线333。例如，可以形成第三通孔351h以暴露第二互连线
333。在示例实施例中，第三通孔351h可以形成为在从第三绝缘层351的顶表面朝向第二绝缘层331的方向上具有减小的宽度或恒定的宽度。在示例实施例中，可以设置多个第三通孔
351h。第三通孔351h可以在第二方向D2上彼此间隔开。

[0050] 由于曝光和显影工艺，第三初始绝缘层3511的至少一部分可以从第三初始绝缘层3511的顶表面凹陷到下部再分布层1的顶表面以暴露下部再分布连接端子135。例如，可以从第一孔311h'和第二孔331h'移除第三初始绝缘层3511的至少一部分，以再次暴露下部再分布连接端子135。此外，第三孔351h'可以形成在第二孔331h'上。第三孔351h'可以指的是第三内侧表面351c之间的空的空间。第三孔351h'可以连接到第一孔311h'和第二孔331h'以形成单个空的空间。半导体芯片5(例如，参见图9A)可以位于第一孔311h'中。这将在下面更详细地描述。可以通过曝光和显影工艺来图案化第三初始绝缘层3511以形成第三绝缘层
351。用于形成第三绝缘层351的显影工艺可以包括正性显影(PTD)工艺或负性显影(NTD)工艺。

[0051] 第二绝缘层331和第三绝缘层351可以在朝向下部再分布连接端子135的方向上形成阶梯结构。因此，当在平面图中观察时，第二绝缘层331的第二内侧表面331c可以不与第三绝缘层351的第三内侧表面351c对齐。第二内侧表面331c可以位于第三内侧表面351c的内侧。因此，当在平面图中观察时，第二内侧表面331c可以比第三内侧表面351c更靠近下部再分布连接端子135。第三绝缘层351的第三顶表面351b'的面积可以小于第二绝缘层331的第二顶表面331b的面积。在示例实施例中，第三绝缘层351可以形成在第二绝缘层331上以暴露第二绝缘层331的第二顶表面331b的一部分331b'。暴露部分331b'可以与第二内侧表面331c相邻。

[0052] 参见图4I，可以在第三绝缘层351的第三通孔351h中形成导体。在示例实施例中，导体可以通过电镀工艺形成。形成在第三通孔351h中的导体将被称为第三通路355。形成在第三通路355的顶表面上和第三绝缘层351的第三顶表面351b上的导体将被称为上部端子353。第三通路355和上部端子353可以彼此电连接。例如，第三通路355和上部端子353可以由铜形成或包括铜。第三通路355可以电连接到第二互连线333。例如，第三通路355可以通过第二互连线333电连接到第二通路335。

[0053] 在示例性实施例中，当在平面图中观察时，第二通路335和第三通路355可以是彼此偏心的。例如，当在平面图中观察时，第二通路335的竖直延伸的中心轴线C2可以与第三通路355的竖直延伸的中心轴线C3间隔开。彼此偏心的第二通路335和第三通路355可以通过第二互连线333彼此连接。通过在第二通路335和第三通路355之间容纳偏心布置，可以减少在设置下部再分布层1的下部再分布图案133和/或上部封装件9的端子(例如，参见图9A)时的技术限制。

[0054] 上面已经描述了包括第一绝缘层311、第二绝缘层331和第三绝缘层351以及第一通路315、第二通路335和第三通路355的堆叠体3的示例。在另一示例实施例中，堆叠体3可以被构造为包括一个绝缘层和一个通路层。在另一示例实施例中，堆叠体3可以被构造为包括两个绝缘层和两个通路层，或者被构造为包括四个或多个绝缘层以及四个或多个通路层。设置在下部再分布层1上的堆叠体3可以被称为再分布结构。

[0055] 参见图1和图5，堆叠半导体芯片(在S3中)可以包括在下部再分布层1的顶表面上堆叠体半导体芯片5。半导体芯片5可以包括存储器芯片、逻辑芯片或其组合中的至少一个。半导体芯片5可以经由中间球22电连接到下部再分布层1的下部再分布连接端子135。因此，半导体芯片5可以电连接到下部再分布图案133。可以以其底表面53面向下部再分布层1的顶表面的方式来设置半导体芯片5。例如，中间球22可以是焊球。

[0056] 当半导体芯片5堆叠在下部再分布层1的顶表面上并且中间球22介于半导体芯片5和下部再分布层1的顶表面之间时，可以执行接合工艺。例如，接合工艺可以是回流工艺或热压工艺。中间球22和下部再分布连接端子135可以通过接合工艺彼此接合。

[0057] 在示例实施例中，半导体芯片5的顶表面51可以位于比第三绝缘层351的第三顶表面351b要低的水平处。半导体芯片5可以位于由堆叠体3限定的空的空间中。例如，可以以其侧表面面向第一内侧表面311c、第二内侧表面331c和/或第三内侧表面351c的方式来放置半导体芯片5。

[0058] 参见图1和图6，模制工艺(在S4中)可以包括形成模制层4以覆盖半导体芯片5的表面中的至少一个。模制层4可以保护半导体芯片5免受外部攻击。由于模制层4，可以保护半导体芯片5免受外部热量、湿气和/或冲击。模制层4可以被构造为将从半导体芯片5、下部再分布层1和/或堆叠体3产生的热量排到外部。在示例实施例中，模制层4可以覆盖半导体芯片5的顶表面51。在示例实施例中，模制层4可以覆盖堆叠体3的外侧表面(未示出)。模制层4可以设置为填充半导体芯片5的侧表面与堆叠体3的第一内侧表面311c、第二内侧表面331c和/或第三内侧表面351c之间的间隙区域。还可以在下部再分布连接端子135周围设置底部填充6。在示例实施例中，模制层4可以由环氧模塑料(EMC)材料形成或包括环氧模塑料(EMC)材料。模制工艺可以包括在模具中放置下部再分布层1，半导体芯片5和堆叠体3在下部再分布层1上堆叠，然后将用于模制层4的材料注入模具中。在示例实施例中，模制层4可包括Ajinomoto积聚膜(Ajinomoto build-up film，ABF)。在另一示例实施例中，另一绝缘体可以用于模制层4。

[0059] 参见图1和图7，形成上部再分布层(在S5中)可以包括在模制工艺之后，在模制层4的顶表面上和/或在堆叠体3的顶部上形成上部再分布层7。在示例实施例中，上部再分布层7可以通过以下工艺来形成：在模制层4的顶表面和/或堆叠体3的顶部上沉积或涂覆光敏材料，通过曝光或显影工艺在光敏材料中形成孔，以及用导电材料填充孔。上部再分布层7可以包括第一上部再分布绝缘层711、第二上部再分布绝缘层713、上部再分布图案731、第一上部再分布通路751、第二上部再分布通路753、以及上部再分布端子733。

[0060] 第一上部再分布绝缘层711可以设置在模制层4和堆叠体3上。第二上部再分布绝缘层713可以设置在第一上部再分布绝缘层711上。第一上部再分布绝缘层711和第二上部再分布绝缘层713可以包括光可成像电介质(PID)材料，即光敏材料。第一上部再分布绝缘层711和第二上部再分布绝缘层713可以保护上部再分布图案731、第一上部再分布通路751和第二上部再分布通路753。

[0061] 可以将第一上部再分布通路751设置为穿透第一上部再分布绝缘层711。在示例实施例中，多个第一上部再分布通路751可以沿第二方向D2布置。第一上部再分布通路751中的至少一个可以电连接到上部端子353。

[0062] 上部再分布图案731可以设置在第一上部再分布通路751上。在示例实施例中，可以设置多个上部再分布图案731。上部再分布图案731中的至少一个可以在第二方向D2上延伸。上部再分布图案731可以电连接到第一上部再分布通路751。

[0063] 可以将第二上部再分布通路753设置为穿透第二上部再分布绝缘层713。在示例实施例中，多个第二上部再分布通路753可以沿第二方向D2布置。第二上部再分布通路753可以电连接到上部再分布图案731。

[0064] 上部再分布端子733可以设置在第二上部再分布通路753上。在示例实施例中，可以设置多个上部再分布端子733。上部再分布端子733可以电连接到第二上部再分布通路753。在示例实施例中，上部再分布端子733可以是焊盘。

[0065] 上部再分布图案731、第一上部再分布通路751、第二上部再分布通路753和上部再分布端子733中的每一个可以由导电材料形成或包括导电材料。在示例实施例中，导电材料可包括金属材料，例如铜或铝。

[0066] 通过将上部再分布层7设置在半导体芯片5上，可以自由地设置上部封装件9的端子(例如，参见图9A)。因此，可以减少设计上部封装件9的难度。

[0067] 参见图8，可以从下部再分布层1的底表面移除载体基板8。在移除载体基板8之后，可以在通过下部再分布孔17而暴露的下部再分布图案133上形成下部球21。下部再分布图案133可以通过下部球21电连接到另一个封装件或板。

[0068] 参见图1和图9A，堆叠所述上部封装件(在S6中)可以包括将上部封装件9堆叠在上部再分布层7上。上部封装件9可以包括上部基板91、上部半导体芯片93、上部模制层95、上部布线97等。上部封装件9和上部再分布端子733可以通过上部球23彼此电连接。例如，上部球23可以是焊球。上部球23和上部再分布端子733可以彼此接合。例如，接合工艺可以是回流工艺或热压工艺。上部半导体芯片93可以电连接到上部布线97、上部基板91和上部球23。因此，上部封装件9可以通过上部再分布层7和堆叠体3电连接到下部再分布层1。

[0069] 图9B是根据图9A的半导体封装件的平面图。图9A是沿图9B中的线I-I'截取的截面图。

[0070] 参见图9B，当在平面图中观察时，可以以使得半导体芯片5的面积小于堆叠体3的面积的方式来构造半导体封装件。当在平面图中观察时，半导体芯片5可以位于堆叠体3的内部。图9B示出了一个示例，其中堆叠体3的边界例如在所有方向上位于半导体芯片5的边界之外。例如，堆叠体3的边界可以在第二方向D2上位于半导体芯片5的边界之外，但是半导体芯片5的边界可以在垂直于第一方向D1和第二方向D2的第三方向上与堆叠体3的边界重合。

[0071] 在示例实施例中，当在平面图中观察时，下部再分布层1的面积可以大于堆叠体3的面积。在另一示例实施例中，堆叠体3的面积可以基本上等于下部再分布层1的面积。

[0072] 在根据示例实施例的制造半导体封装件的方法中，可以形成具有堆叠体的下部再分布层，然后可以在其上堆叠半导体芯片。这对于半导体封装件可以使用已被认定为良好产品的下部再分布层、堆叠体和半导体芯片，并且因此提高半导体封装件的总产量。此外，具有堆叠体的下部再分布层可以通过独立工艺形成，其可以与形成半导体芯片同时执行。因此，可以减少制造半导体封装件的总工艺时间。

[0073] 在根据示例实施例的半导体封装件中，沉积、涂覆、曝光和/或显影工艺可以用于形成堆叠体。因此，这可以减小通路的尺寸。这可以减小半导体封装件的整体尺寸。此外，这可以减少与堆叠体的高度相关联的以及与堆叠体所允许的半导体芯片的尺寸相关联的技术限制。

[0074] 在根据示例实施例的半导体封装件中，通路可以布置成在堆叠体中形成各种路径。因此，这可以减少设置下部再分布层、上部再分布层和/或上部封装件的连接端子以及设计半导体封装件的整体结构的技术限制。

[0075] 在根据示例实施例的半导体封装件中，上部再分布层可以允许减少与设置下部再分布层和/或堆叠体的连接端子有关的技术限制以及设计半导体封装件的整体结构的技术限制。

[0076] 在根据示例实施例的半导体封装件中，第一绝缘层和第二绝缘层可以形成阶梯结构。因此，可以以基本均匀的厚度形成将用作第三绝缘层的第三初始绝缘层。因此，第三绝缘层可以形成为具有期望的属性。

[0077] 图10是示出根据示例实施例的半导体封装件的截面图。

[0078] 在以下描述中，为了简明描述，与前述实施例中的元件类似或相同的元件将由与前述实施例中的相同的附图标记标识，而不重复对其的重复描述。

[0079] 参见图10，堆叠体3可包括第一绝缘层311'、第一通路315'、第一互连线313'、第二绝缘层331'、第二通路335'和第二互连线333'。第一绝缘层311'的第一内侧表面311'c可以形成为与第二绝缘层331'的第二内侧表面331'c共面。因此，第一绝缘层311'和第二绝缘层331'可以形成为不形成阶梯结构。例如，第二绝缘层331'可以堆叠在第一绝缘层311'上，以便不暴露第一绝缘层311'的第一顶表面311'b。

[0080] 已经描述了堆叠体3包括两个绝缘层(例如，311'和331')的示例。堆叠体3可以构造为包括三个或多个绝缘层。

[0081] 图11是示出根据示例实施例的半导体封装件的截面图。

[0082] 在以下描述中，为了简明描述，与前述实施例中的元件类似或相同的元件将由与前述实施例中的相同的附图标记标识，而不重复对其的重复描述。

[0083] 参见图11，堆叠体3的外侧表面可以不被模制层4覆盖。例如，第一绝缘层311'的第一外侧表面311'a和/或第二绝缘层311'的第二外侧表面331'a可以暴露在外面。第一外侧表面311'a和/或第二外侧表面331'a可以对齐以与下部再分布层1的外侧表面共面。

[0084] 图12是示出根据示例实施例的半导体封装件的截面图。

[0085] 在以下描述中，为了简明描述，与前述实施例中的元件类似或相同的元件将由与前述实施例中的相同的附图标记标识，而不重复对其的重复描述。

[0086] 参见图12，堆叠体3和上部封装件9可以彼此连接，并且其间不具有上部再分布层。第二互连线333'可以与上部球23直接接触。第二互连线333'可以经由上部球23电连接到上部封装件9。

[0087] 图13是示出根据示例实施例的半导体封装件的截面图。

[0088] 在以下描述中，为了简明描述，与前述实施例中的元件类似或相同的元件将由与前述实施例中的相同的附图标记标识，而不重复对其的重复描述。

[0089] 参见图13，模制层4的顶表面4b与半导体芯片5的顶表面51'可以彼此基本上共面。例如，可以形成模制层4以暴露半导体芯片5的顶表面51'。

[0090] 通过总结和回顾，半导体封装件器件可以包括安装在封装件衬底上的多个半导体芯片，或者可以具有其中封装件堆叠在另一封装件上的结构。

[0091] 如上所述，实施例可以提供一种使用后芯片工艺(chip-lastprocess)来制造具有再分布层的半导体封装件的方法。实施例可以提供一种能够减小半导体封装件中的通路尺寸的方法。

[0092] 在根据示例实施例的制造半导体封装件的方法中，可以使用后芯片工艺来制造包括再分布层的封装件结构，并且可以通过单独的工艺形成再分布层和半导体芯片。

[0093] 在根据示例实施例的制造半导体封装件的方法中，可以减少制造时间并提高产量。

[0094] 在根据示例实施例的制造半导体封装件的方法中，可以减小通路的尺寸、减少构造通路的路径的技术限制以及减小半导体封装件的总体积。

[0095] 本文已经公开了示例实施例，并且虽然采用了特定术语，但是它们仅以一般性和描述性意义被使用和解释，而不是出于限制的目的。在一些实例中，对于本领域普通技术人员来说，在提交本申请时显而易见的是：除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求书中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

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