【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、概要的にプログラマブル回路、特にプログラマブル・ゲート・アレー及びその製造方法に関する。

【０００２】

【従来の技術】プログラマブル・ゲート・アレー（ＦＰ
ＧＡ）は、２つの主要素、即ちユニバーサル・ロジック・モジュールのアレーと、対応するアンチ・ヒューズのアレーとからなる集積回路である。 ユニバーサル・ロジック・モジュールは多数の機能デバイス、例えばダイオード、トランジスタ、抵抗等から作られている。 また、
これらの機能デバイスは、多数のディジタル・ロジック・デバイス、例えばＮＡＮＤゲート、ＡＮＤゲート及びＯＲゲートを構築するように相互接続されている。 これらのロジック・デバイスの多数の入出力は、これらに存在するユニバーサル・ロジック・モジュールの入出力となる。 ユニバーサル・ロジック・モジュールの入出力は、アンチ・ヒューズ・アレーに接続されることにより、アレーにおけるユニバーサル・ロジック・モジュールの入出力の種々の組合わせが構築可能にされている。

【０００３】アンチ・ヒューズは本質的に上部電極及び下部電極と共に、それらの間に薄い誘電体又はアモルフォス・シリコンの層を備えている。 例えば、第１の電極は論理モジュールから選択された１入出力に接続され、
第２の電極は選択された第２のユニバーサル・ロジック・モジュールの同じような入出力に接続されている。 選択された２入出力端子間の接続は、この接続がプログラムされるまで開放されている。 この接続は、アンチ・ヒューズの電極のうちの一つを接地する間に、他方に電圧を印加することによりプログラムされる。 その結果の電流は、これらの間のアンチ・ヒューズ物質を短絡させて所望の接続が作られる。

【０００４】

【発明が解決しようとする課題】現在入手可能なフィールド・プログラマブル・ゲート・アレーでは、アンチ・
ヒューズが基板の個別的な表面領域に隣接するアレーとして形成されている。 アンチ・ヒューズを形成する隣接の表面領域は、ユニバーサル・ロジック・モジュールを形成している基板の表面領域から横方向へ転置されている。 この構成は基板上の領域を消費するものであり、この基板をもっとうまく利用して付加的なユニバーサル・
ロジック・モジュールを形成することにより、ゲート・
アレーの能力が改善可能である。 これに代わるものにおいて、集積回路の総合的な大きさは基板の表面領域に対する要求を減少させることができるのであれば、大幅に減少させることも可能である。 従って、現在のプログラマブル・ゲート・アレーは小型化及び機能的な能力の増大についての柔軟性を制限するものであった。 更に、ユニバーサル・ロジック・モジュールに対して横方向に形成されたアンチ・ヒューズ・アレーと共に、アンチ・ヒューズ・アレーにロジック・モジュールを接続する導体は、かなり長くなければならず、過度の容量及び抵抗による問題を増加させる。

【０００５】従って、集積回路の基板表面をもっと効率的に利用させる改良フィールド・プログラマブル・ゲート・アレーに対する要求が起こっていた。

【０００６】

【課題を解決するための手段】本発明によれば、複数の接触点を有する半導体層の表面に回路が形成される。 少なくとも一つのアンチ・ヒューズが前記回路から垂直方向に転置されて形成される。 アンチ・ヒューズは接触点のうちの一定のものを接続するように動作が可能である。

【０００７】本発明の好ましい実施例では、プログラマブル・ロジック・アレーが多層集積回路として備えられる。 半導体層の表面にはユニバーサル・ロジック・モジュールのアレーが形成されると共に、各ユニバーサル・
ロジック・モジュールが少なくとも一つの入出力接点を有する。 アンチ・ヒューズ・アレーが半導体の表面から垂直方向に間隔を置く層に形成される。 前記アンチ・ヒューズ・アレーを形成するアンチ・ヒューズは、ユニバーサル・ロジック・モジュール・アレーのうちの一定の入出力接点を選択的に一緒に接続するように動作可能である。

【０００８】本発明は従来技術に対して明確な効果を有する。 ユニバーサル・ロジック・モジュール上のアンチ・ヒューズを垂直方向にオフセットすることにより、半導体基板上に占める間隔量をかなり減少させる。 ここでは、従来技術のプログラマブル・ロジック・アレーに通常必要とされる基板上の領域を付加的な機能デバイスに用いることができる。 これに代わって、アンチ・ヒューズ・アレーを垂直方向にオフセットすることにより節約された量の面積だけ、基板の総合的な大きさを減少することができる。

【０００９】本発明の他の特徴及びこれらの効果は、図に関連させて行なう以下の詳細な説明を参照すれば、理解されるであろう。

【００１０】

【実施例】図１を参照すると、ユニバーサル・ロジック・モジュール１２及びアンチ・ヒューズ１４のアレーを含むフィールド・プログラマブル・ゲート・アレー（Ｆ
ＰＧＡ）１０の小さな部分が示されている。 アンチ・ヒューズ１４のアレーはユニバーサル・ロジック・モジュール１２から横方向にオフセットされたフィールド・プログラマブル・ゲート・アレー１０の表面上の領域に形成される。 一対のＮＯＲゲート１６及びパス・トランジスタ１８は、当該技術分野において知られているように、ユニバーサル・ロジック・モジュール１２を有する典型的なロジック・デバイスとして示されている。 実際において、ユニバーサル・ロジック・モジュール１２
は、ＮＡＮＤゲート、ＯＲゲート等も含むことができる多数のデバイスにより形成されてもよい。 導体２０はユニバーサル・ロジック・モジュール１２において種々のロジック・デバイス間のモジュール間接続をなす。 ユニバーサル・ロジック・モジュール１２の入力接点２２及び出力接点２４は、導体２６及び２８に接続されている。 導体２６及び２８が交差する所には、当該技術分野において知られているように、導体２６及び２８の交差面間にアンチ・ヒューズ物質を挟み込みすることにより、アンチ・ヒューズ１４が形成される。

【００１１】図２は本発明によるフィールド・プログラマブル・ゲート・アレー１０の小さな部分を示す。 本発明では、ユニバーサル・ロジック・モジュール１２が第１のレベルに形成され、一方、アンチ・ヒューズ１４のアレーがユニバーサル・ロジック・モジュール１２から垂直方向にオフセットされ、これによってフィールド・
プログラマブル・ゲート・アレー１０の表面上のかなりのスペースが節約される。 導体２６及び２８はフィールド・プログラマブル・ゲート・アレー１０の表面上を通って入力接点２２及び出力接点２４に結合することもなくなる。 その代わりに、レベル間相互接続２７及び２９
を形成して所望の接続を作り出す。

【００１２】ここで、本発明によるフィールド・プログラマブル・ゲート・アレー１０の製作を詳細に説明しよう。

【００１３】図３はフィールド・プログラマブル・ゲート・アレー１０の小さな断面を示す。 Ｐ＋基板３４の表面に形成された一対のＮＭＯＳトランジスタ３０及びＰ
ＭＯＳトランジスタ３２を示す。 ＮＭＯＳトランジスタ３０及びＰＭＯＳトランジスタ３２は典型的に多数の機能デバイスのものであり、更にこれらの機能デバイスがユニバーサル・ロジック・モジュール１２をなすロジック・デバイス（例えばＮＯＲゲート１６）を形成している。 機能デバイスはトランジスタのみに必ずしも限定されず、ダイオード等も含めてもよい。 ＮＭＯＳトランジスタ３０はＰ−井戸３６に通常の方法により形成される。 各ＮＭＯＳトランジスタ３０は、ゲート４２により制御されるチャネル４０によって間隔を置く一対のソース／ドレイン領域３８を備えている。 ＰＭＯＳトランジスタ３２はＮ−井戸４４に通常の方法より形成されている。 ＰＭＯＳトランジスタ３２は、ゲート５０により制御されるチャネル４８によって間隔を置く一対のＰ＋ソース／ドレイン領域４６を備えている。 各ゲート４２及び５０の縁に沿って側壁酸化物５２を形成することにより、次に形成される導体を絶縁するものとなる。 ＮＭＯ
Ｓトランジスタ３０及びＰＭＯＳトランジスタ３２は、
これも通常の手段により形成されたフィールド酸化領域５４により相互に絶縁される。

【００１４】図４には、層間絶縁層５６を堆積し、パターン化し、かつエッチングされた。 層間絶縁層５６は、
例えば、酸化物、酸化物／窒化物、又は酸化物／窒化物／酸化物であってもよい。 層間絶縁層５６のパターン化及びエッチングに続き、工作物の表面上に多結晶シリコン５８を形成する。

【００１５】次に図５において、ＰＭＯＳトランジスタ３２に重畳する多結晶シリコン５８の部分をフォトレジスト層６０によりマスクした。 ソース／ドレイン領域３
８との適正な電気的接続が得られるように、ヒ素又は燐の注入を行ない、多結晶シリコン５８の露光部分をｎ型導体に変換する。

【００１６】図６において、図５に示した注入処理と同様の第２の注入処理を行なう。 この場合に、ＮＭＯＳトランジスタ３０に重畳する多結晶シリコン５８の領域は、フォトレジスト層６２によりマスクされる。 ＰＭＯ
Ｓトランジスタ３２に重畳する多結晶シリコン５８の部分を露光して、ボロンの注入を行なう。 この注入中に、
多結晶シリコン５８の露光部分をｐ型導体に変換して、
ｐ＋ソース／ドレイン領域４６との適正な電気的接続を得る。

【００１７】図７において、多結晶シリコン５８のｎ型及びｐ型の部分を電気的に接続するように、工作物上にケイ化物層６４を形成する。 ケイ化物層６４は、例えばケイ化チタン、ケイ化タングステン、又は当該技術分野において知られている他のケイ化物でよい。

【００１８】図８において、多結晶シリコン５８及びケイ化物層６４をパターン化し、かつエッチングしてモジュール間相互接続の導体２０を含む第１の相互接続層を形成した。

【００１９】次に図９において、工作物上に絶縁層６６
を成長させて堆積させた。 好ましくは、絶縁層６６の形成中に、ソース／ドレイン領域３８及び４６を過熱させてこれらに対応する井戸で更に拡散を発生させることがないように、絶縁層６６はＴＥＯＳのような低温の酸化物である。 また、続いて形成される層が最小の面不連続を有するように、絶縁層６６をプレナー化するのが好ましい。 通常の方法により、絶縁層６６を通って窓６８をエッチングし、かつ導体層７０を堆積して下の導体層である多結晶シリコン５８との接触を形成させる。 導体層７０は、好ましくは、導電性多結晶シリコン（ポリ・シリコン）であるが、金属層又はケイ化物層であってもよい。

【００２０】図１０を参照すると、導体層７０をパターン化し、かつエッチングして次の相互接続層を確定させる。 窓６８を通って導体層の多結晶シリコン５８に接触する導体層７０の部分は、入力接点２２及び出力接点２
４と、アンチ・ヒューズ１４との間のレベル間相互接続２７及び２９を設ける他の第１方法を提供することになる。 以下で更に詳細に説明するように、当該技術分野ではレベル間接続を作る多数の方法が知られている。 本発明は特定の一つに必ずしも限定されるものではない。

【００２１】アンチ・ヒューズ１４を形成する代わりに、好適とする他の第１製造を図１１Ａに示す。 最初に、工作物の表面上に絶縁層７２を形成する。 絶縁層７
２は、例えば１，０００オングストロームと２，０００
オングストロームとの間の厚さに成長又は堆積させた酸化物層でもよい。 次に、絶縁層７２をパターン化し、かつエッチングをして領域７４ａ及び７４ｂに窓を開ける。 次に、薄い誘電体又はアモルファス・シリコン層でもよいアンチ・ヒューズ物質層７６を形成し、導体層７
８の形成が続く。 導体層７８は多結晶シリコン、金属又はケイ化物でもよい。 パターン化及びエッチングの後に、導体層７８は導体２８となって図１ａに示すアンチ・ヒューズ１４用の上部電極となる。 次いで、導体層７
８及びアンチ・ヒューズ物質層７６をパターン化し、かつエッチングして、導体２８と一対の導体２６との２つの交点に形成された一対のアンチ・ヒューズ１４を確定させる。 この製造方法は、導体層７８と、窓７４Ａ及び７４Ｂの領域における下の導体層７０との間の領域の容量を減少させる一次的な効果がある。 容量性領域が減少すると、アンチ・ヒューズ１４の容量が減少し、従ってプログラミング効率が高くなる。

【００２２】図１１Ｂに、アンチ・ヒューズ１４を形成する他の方法を示す。 この例では、絶縁層７２を形成するのではなく、導体層７０のパターン化及びエッチング後に、アンチ・ヒューズ物質層７６を直接形成する。 次に、工作物の表面に導体層７８を形成する。 次いで、導体層７８及びアンチ・ヒューズ物質層７６をパターン化し、かつエッチングすることにより、導体２８とアンチ・ヒューズ１４との境界を定める。 この第２の製造オプションは、絶縁層７２の除去が窓領域７４を開ける必要性もなくすので、セルフ・アライメント状態になるという一次的な効果がある。 窓領域７４を開ける必要性をなくすということは、マスキングの正確なアライメントのサブステップを含む、窓７４のパターン化及びエッチングのステップを必要としないので、製造処理を簡単にするものである。

【００２３】図１２において、当該技術分野において知られている通常の金属線技術を用いてレベル間相互接続２７及び２９を形成する。 このレベル間相互接続２７及び２９は、アンチ・ヒューズ１４によりアレーを構成するユニバーサル・ロジック・モジュール１２の入力接点２２及び出力接点２４を接続するための第２の方法を提供するものである。 レベル間相互接続２７及び２９は本発明において必要とされるレベル間相互接続を提供する唯一の方法である。 他の実施例は前述の直接的なポリ・
シリコン対ポリ・シリコン接続を備えており、他はポリ・シリコン線及び１レベル金属線のものを形成している。 当該技術分野において知られているように、選択された入力接点２２と出力接点２４との間の直接接続を得るために金属線を付加的に用いてもよい。 例えば、多重レベル酸化物である絶縁層８４により、レベル間相互接続２７及び２９を分離する。 このステップに続き、本発明の一次的な効果が達成された。 即ち、アンチ・ヒューズ１４をユニバーサル・ロジック・モジュール１２から垂直方向にオフセットした。 アンチ・ヒューズ１４、及びこれらに関連する相互接続線の導体２６及び２８をスタックに織り込み、Ｐ＋基板３４の表面のスペースを節約した。

【００２４】多数の導体２６及び２８間の関係を説明している図１３を参照すると、本発明において選択したヒューズのプログラミングが最も良く説明される。 明確にするために、図１２は垂直方向に行列を形成する導体２
６及び２８を示しているが、本発明はこのような構成に限定される必要はない。 プログラマは、選択したアンチ・ヒューズ１４をプログラムするために、導体２６か、
又はアンチ・ヒューズ１４に対応する導体２８かを接地する。 次いで、接地していないアンチ・ヒューズ１４に接続された導体２６又は２８に電圧を印加する。 選択したアンチ・ヒューズ１４に対応するアンチ・ヒューズ物質層７６に電圧差を発生させると、アンチ・ヒューズ物質層７６を通る短絡を発生させ、これによって当該点に接続をプログラミングする。

【００２５】従って、本発明は、プログラミングに必要とするアンチ・ヒューズ１４が別個の表面領域上で横方向に転置されるというよりも、下にユニバーサル・ロジック・モジュール１２から垂直方向に転置されるフィールド・プログラマブル・ゲート・アレーを提供するものである。

【００２６】

【発明の効果】これは、フィールド・プログラマブル・
ゲート・アレーを製造するために必要とする半導体の表面積を減少させるものである。 また、表面領域が減少すると、チップ寸法を減少させる顕著な効果が得られる。
他の実施例では、与えられた半導体の表面領域に更に多くのユニバーサル・ロジック・モジュールを作ることができるので、フィールド・プログラマブル・ゲート・アレーの機能的な能力を増加させることができる。

【００２７】本発明を詳細に説明したが、付記する請求の範囲に定めた本発明の範囲及び精神から逸脱することなく、種々の変更、置換及び交換が可能なことを理解すべきである。

【００２８】以上の説明に関して更に次の項を回示する。 (1) 半導体層の表面に形成された回路を備え、前記回路は複数の接触点と、前記回路から垂直方向に転置された層に形成されると共に、前記接触点のうちの一定のものを選択的に一緒に接続するように動作可能な少なくとも一つのアンチ・ヒューズとを含むプログラマブル集積回路。

【００２９】(2) 前記回路は複数の機能デバイスを備えている第１項記載のプログラマブル集積回路。

【００３０】(3) 前記機能デバイスはトランジスタを含む第２項記載のプログラマブル集積回路。

【００３１】(4) 前記機能デバイスは複数のディジタル・ロジック・デバイスを形成するように相互接続されている第２項記載のプログラマブル集積回路。

【００３２】(5) 前記回路は少なくとも一つのユニバーサル・ロジック・モジュールを備えている第１項記載のプログラマブル集積回路。

【００３３】(6) 前記アンチ・ヒューズは、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に配置された当該アンチ・ヒューズ材の層とを備えている第１項記載のプログラマブル集積回路。

【００３４】(7) 多層集積回路として形成されたプログラマブル・ロジック・アレーであって、半導体層の表面に形成されると共に、少なくとも一つの入出力接点を有するユニバーサル・ロジック・モジュールのアレーと、前記半導体層の表面から垂直方向に間隔を置いた層に形成されると共に、前記ユニバーサル・ロジック・モジュールの前記アレーの前記入出力接点のうちの一定のものを選択的に一緒に接続するように動作可能なアンチ・ヒューズのアレーとを備えているプログラマブル・ロジック・アレー。

【００３５】(8) 前記各ユニバーサル・ロジック・モジュールは、前記半導体層の前記表面に形成された複数の機能デバイスと、前記表面に隣接して形成されると共に、前記機能デバイスを相互接続して複数のロジック・
デバイスを形成する複数の導体と、少なくとも一つの入出力接点とを備えている第５項記載のプログラマブル・
ロジック・アレー。

【００３６】(9) 前記各アンチ・ヒューズは上面を有する第１の電極と、前記第１の電極の前記上面に隣接して形成されたアンチ・ヒューズ材の層と、前記アンチ・
ヒューズの前記層に隣接して形成された下面を有する第２の電極とを備えている第８項記載のプログラマブル・
ロジック・アレー。

【００３７】(10) 前記第１の電極は第１の細長い導体の部分により形成され、前記第２の電極は前記第１の細長い導体に対してある角度で形成された第２の細長い導体の部分により形成され、前記アンチ・ヒューズ材は前記第１の細長い導体と第２の細長い導体との間の交差点に配置されている第９項記載のプログラマブル・ロジック・アレー。

【００３８】(11) 前記アンチ・ヒューズ材の層は薄い誘電体の層を備えている第９項記載のプログラマブル・
ロジック・アレー。

【００３９】(12) 前記アンチ・ヒューズ材の層はアモルフォス・シリコンの層を備えている第９項記載のプログラマブル・ロジック・アレー。

【００４０】(13) 半導体層の表面に形成されると共に、複数の入出力接点を有する複数のデバイスと、前記表面に隣接して形成され、かつ前記入出力接点のうちの選択されたものを相互接続する複数の導体と、前記半導体層の前記表面から垂直方向に転置されて形成された複数の第１の細長い導体と、前記半導体層の前記表面から垂直方向に転置されて形成されると共に、複数の前記第１の細長い導体に対してある角度で配置された複数の第２の細長い導体と、第１及び第２の細長い導体の交点に配置されたアンチ・ヒューズと、前記入出力のうちから選択されたものを前記第１及び第２の細長い導体のうちから選択されたものと接続する複数のレベル間相互接続導体とを備えているプログラマブル・ロジック・アレー。

【００４１】(14) 前記アンチ・ヒューズは前記第１の細長い導体と、前記第２の細長い導体との間の交点で前記第１の細長い導体及び前記第２の細長い導体と間隔を置くアンチ・ヒューズ材の薄い層を備えている第１３項記載のプログラマブル・ロジック・アレー。

【００４２】(15) 前記第１及び第２の細長い導体は導電性の多結晶シリコンから形成されている第１４項記載のプログラマブル・ロジック・アレー。

【００４３】(16) 前記レベル間相互接続導体は金属から形成されている請求項１３項記載のプログラマブル・
ロジック・アレー。

【００４４】(17) 改良されたプログラマブル・ロジック・アレーを形成する方法であって、半導体層の表面に複数の機能デバイスを形成すると共に、各機能デバイスが少なくとも一つの入出力端子を有しているステップと、前記表面から垂直方向に転置された複数のアンチ・
ヒューズを形成するステップと、複数のレベル間導体を形成して前記入出力のうちから選択されたものを前記アンチ・ヒューズのうちから選択されたものと接続するステップとを備えている前記方法。

【００４５】(18) 複数のアンチ・ヒューズを形成する前記ステップは、更に、第１の導体層を形成するステップと、前記第１の導体層を選択的にエッチングして複数列の細長い導体を形成するステップと、絶縁層にまたがるアンチ・ヒューズ材層を形成すると共に、前記アンチ・ヒューズ材層が窓を通って伸延させることにより、第１レベルの前記細長い導体の露出部分に接触させるステップと、前記アンチ・ヒューズ材の層にまたがる第２の導体層を形成するステップと、前記第２の導体層及びアンチ・ヒューズ材の層を選択的にエッチングして前記列に対してある角度で、隣接するアンチ・ヒューズ材の層を有する細長い導体から形成された複数行を形成させることにより、アンチ・ヒューズを行列の交点に配置するステップとを備えている第１７項記載の方法。

【００４６】(19) 複数のアンチ・ヒューズを形成する前記ステップは、前記半導体層の表面から垂直方向に間隔を置いた第１の導体層を形成するサブステップと、前記第１の半導体層を選択的にエッチングして複数列の細長い導体を定めるサブステップと、前記複数列の細長い導体に隣接するアンチ・ヒューズ材の層を形成するサブステップと、前記アンチ・ヒューズ材の層に隣接する第２の導体層を形成するサブステップと、前記第２の導体層及び前記アンチ・ヒューズ材の層を選択的にエッチングして隣接するアンチ・ヒューズ材層を有する複数の細長い導体を定めるサブステップとを備え、前記行が前記列に対してある角度で形成されることにより、アンチ・
ヒューズを行列の交点に配置させる第１７項記載の方法。

【００４７】(20) 半導体層の面に回路を形成し、前記回路は複数の入力接点及び出力接点を備え、前記回路から垂直方向に転置した層に少なくとも一つのアンチ・ヒューズ形成し、前記アンチ・ヒューズは前記入力接点及び出力接点のうちの一定のものを一緒に接続するように動作可能である。

【図面の簡単な説明】

【図１】従来技術によるフィールド・プログラマブル・
ゲート・アレーの一部の概要等角投影図。

【図２】本発明によるフィールド・プログラマブル・ゲート・アレーの一部の概要等角投影図。

【図３】半導体の工作物を大きく拡大して本発明によるフィールド・プログラマブル・ゲート・アレーの一部の製造を示す概要拡大断面図。

【図４】半導体の工作物を大きく拡大して本発明によるフィールド・プログラマブル・ゲート・アレーの一部の製造を示す概要拡大断面図。

【図５】半導体の工作物を大きく拡大して本発明によるフィールド・プログラマブル・ゲート・アレーの一部の製造を示す概要拡大断面図。

【図６】半導体の工作物を大きく拡大して本発明によるフィールド・プログラマブル・ゲート・アレーの一部の製造を示す概要拡大断面図。

【図７】半導体の工作物を大きく拡大して本発明によるフィールド・プログラマブル・ゲート・アレーの一部の製造を示す概要拡大断面図。

【図８】半導体の工作物を大きく拡大して本発明によるフィールド・プログラマブル・ゲート・アレーの一部の製造を示す概要拡大断面図。

【図９】半導体の工作物を大きく拡大して本発明によるフィールド・プログラマブル・ゲート・アレーの一部の製造を示す概要拡大断面図。

【図１０】半導体の工作物を大きく拡大して本発明によるフィールド・プログラマブル・ゲート・アレーの一部の製造を示す概要拡大断面図。

【図１１】本発明によるフィールド・プログラマブル・
ゲート・アレーの一部の製造を示す半導体工作物を大きく拡大した概要拡大断面図。

【図１２】半導体の工作物を大きく拡大して本発明によるフィールド・プログラマブル・ゲート・アレーの一部の製造を示す概要拡大断面図。

【図１３】本発明によるアンチ・ヒューズ導体の実施例を示す平面図。

【符号の説明】

１０ フィールド・プログラマブル・ゲート・アレー １２ ユニバーサル・ロジック・モジュール １４ アンチ・ヒューズ １６ ＮＯＲゲート １８ パス・トランジスタ ２０，２６，２８ 導体 ２２ 入力接点 ２４ 出力接点 ２７，２９ レベル間相互接続 ３０ ＮＭＯＳトランジスタ ３２ ＰＭＯＳトランジスタ ３４ Ｐ＋基板 ６６，６７ 絶縁層 ６８ 窓 ７０，７８ 導体層 ７６ アンチ・ヒューズ物質層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. ⁵識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 ハワード エル． ティゲラー アメリカ合衆国テキサス州アレン，メドウ クリーク 505