【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プログラム可能論理ブロックを有する半導体集積回路に関する。

【０００２】

【従来の技術】近年、電子回路装置の進展は急速で、性能、機能の高い装置を短期に開発する傾向がますます加速されている。 従って、このような電子回路装置の短期開発の鍵となる集積回路装置も、短期間に高性能、高機能なものを開発する必要がある。 この様な背景により、
プログラムによって様々な機能を実現できるフィールドプログラマブルゲートアレイ（以下「ＦＰＧＡ」）と呼ばれる半導体集積回路が実用化されている。

【０００３】図３１は従来の技術であるＦＰＧＡの例を示す配置図である。 半導体集積回路装置１は、チップの周囲に入出力バッファ２を、入出力バッファ２が囲むコア領域にプログラム可能論理回路ブロック３００、各入出力バッファ回路２と各プログラム可能論理ブロック３
００を相互に接続する配線４、配線４の接続を制御するスイッチマトリクス５を備えている。

【０００４】プログラム可能論理ブロック３００において、限定された複数の論理機能が準備されており、半導体集積回路装置１の外部から与えられる制御信号によってその内の一つの論理機能が選択的に発揮される。 またスイッチマトリクス５も半導体集積回路装置１の外部から与えられるプログラムにより制御され、半導体集積回路装置１全体として所望の機能が得られる。

【０００５】

【発明が解決しようとする課題】従来のＦＰＧＡである半導体集積回路１は以上のように構成されていたので、
その実現が可能となる機能は、プログラム可能論理ブロック３００において準備される論理機能とスイッチマトリクス５により接続可能な配線で制限される。 一方、プログラム可能論理ブロック３００において準備される論理機能は、予め製造された時点で限定されており、半導体集積回路１において実現が可能となる機能に対する制限を少なくしようとするとプログラム可能論理ブロック３００は冗長部分を多く含むことになる。 かかる冗長性は配線４やスイッチマトリクス５についても生じることであり、半導体集積回路１の集積度が実質的に低下するという問題点を将来していた。

【０００６】この発明は上記問題点を解決するためになされたもので、設計の複雑さを増大させることなくＦＰ
ＧＡの設計自由度を向上させることにより、実質的な集積度を向上させることを目的とする。

【０００７】

【課題を解決するための手段】この発明の第１の態様である半導体集積回路の設計方法は、（ａ）所定の複数の論理機能をマクロセルの情報として備えるマクロセルライブラリを準備する工程と、（ｂ）マクロセルライブラリから選択した少なくとも一つのマクロセルを用いてプログラム可能論理ブロックを構成する工程と、（ｃ）プログラム可能論理ブロックを半導体集積回路の所定の位置に配置する工程と、（ｄ）工程（ｂ），（ｃ）を所定の回数実行する工程と、を備える。 そして、プログラム可能論理ブロックにおいては複数の論理機能が準備されており、プログラム可能論理ブロックは制御信号を受けて一の論理機能を選択する。

【０００８】この発明の第２の態様である半導体集積回路の設計方法は、（ａ）複数の種類のプログラム可能論理ブロックを有するブロックライブラリから一のプログラム可能論理ブロックの選択を行う工程と、（ｂ）一のプログラム可能論理ブロックを半導体集積回路の所定の位置に配置する工程と、（ｃ）工程（ａ），（ｂ）を所定の回数実行する工程と、を備える。 そして、プログラム可能論理ブロックにおいては複数の論理機能が準備されており、プログラム可能論理ブロックは制御信号を受けて一の論理機能を選択する。

【０００９】この発明の第３の態様である半導体集積回路の設計方法は、この発明の第２の態様において、プログラム可能論理ブロックが入出力ピンを備え、ブロックライブラリにおいて、プログラム可能論理ブロックが入出力ピンの数を基準として分類されている。

【００１０】この発明の第４の態様である半導体集積回路の設計方法は、この発明の第２の態様において、プログラム可能論理ブロックが入出力ピンを備え、ブロックライブラリにおいて、プログラム可能論理ブロックが入出力ピンの数及びプログラム可能論理ブロックにおいて準備されている論理機能を基準として分類されている。

【００１１】この発明の第５の態様である半導体集積回路の設計方法は、この発明の第２の態様において、プログラム可能論理ブロックにおいて準備されている複数の論理機能が一の主機能と、少なくとも一つの副機能に分類され、ブロックライブラリにおいて、プログラム可能論理ブロックが、その有する主機能を基準として分類されている。

【００１２】この発明の第６の態様である半導体集積回路の設計方法は、この発明の第５の態様において、主機能が、単一の制御信号によって選択される。

【００１３】この発明の第７の態様である半導体集積回路の設計方法は、この発明の第２の態様において、プログラム可能論理ブロックが、単一の制御信号が与えられるリセット端子と、プログラム可能論理ブロックにおいて準備されている論理機能を選択する情報を記憶するプログラム記憶素子と、を有する機能選択部を備える。 そして単一の制御信号が所定の論理値をとる場合には、プログラム記憶素子の記憶する情報にかかわらずに主機能が選択される。

【００１４】この発明の第８の態様である半導体集積回路の設計方法は、この発明の第７の態様において、リセット端子がプログラム記憶素子をリセットする。

【００１５】この発明の第９の態様である半導体集積回路の設計方法は、この発明の第７の態様において、機能選択部が、プログラム記憶素子の記憶する情報と単一の制御信号との論理和をとるＡＮＤゲートを更に有する。
そして、プログラム可能論理ブロックにおいて準備されている論理機能の選択は、ＡＮＤゲートの出力にもとづいてなされる。

【００１６】この発明の第１０の態様である半導体集積回路は、コア領域と、コア領域において形成され、複数の種類のプログラム可能論理ブロックを有するライブラリから選択された少なくとも一つのプログラム可能論理ブロックと、を備える。 そして、プログラム可能論理ブロックにおいては複数の論理機能がを準備されており、
プログラム可能論理ブロックは制御信号を受けて一の論理機能を選択する。

【００１７】この発明の第１１の態様である半導体集積回路は、この発明の第１０の態様において、コア領域にゲートアレイ領域を更に備える。

【００１８】この発明の第１２の態様である半導体集積回路は、この発明の第１０の態様において、コア領域に、機能が固定された機能固定回路を更に備える。

【００１９】この発明の第１３の態様である半導体集積回路は、この発明の第１２の態様において、コア領域に、ゲートアレイ領域を更に備える。

【００２０】この発明の第１３の態様である半導体集積回路は、この発明の第１１の態様において、プログラム可能論理ブロックがゲートアレイ領域において構成される。

【００２１】

【作用】この発明の第１の態様である半導体集積回路の設計方法においてプログラム可能論理ブロックはスライス工程においてその仕様を変更することが可能である。

【００２２】この発明の第２の態様である半導体集積回路の設計方法において、プログラム可能論理回路ブロックは、ブロックライブラリから選択され、所望の仕様に応じて適切な種類で適切な個数だけ配置される。

【００２３】この発明の第３の態様である半導体集積回路の設計方法において、プログラム可能論理ブロックはブロックライブラリにおいて機械的に分類される。

【００２４】この発明の第４の態様である半導体集積回路の設計方法において、ブロックライブラリは、冗長度の小さいプログラム可能論理ブロックをレパートリとして構成される。

【００２５】この発明の第５の態様である半導体集積回路の設計方法において、ブロックライブラリ中のプログラム可能論理ブロックにおいて準備される論理機能は、
その主機能で代表される。

【００２６】この発明の第６の態様である半導体集積回路の設計方法において、プログラム可能論理ブロックの主機能は容易に選択される。

【００２７】この発明の第７の態様である半導体集積回路の設計方法において、プログラム記憶素子の記憶する論理機能を選択する情報にかかわらず、制御信号によってプログラム可能論理ブロックの主機能が選択される。

【００２８】この発明の第８の態様である半導体集積回路の設計方法において、リセット端子によってプログラム記憶素子はリセットされる。

【００２９】この発明の第９の態様である半導体集積回路の設計方法において、ＡＮＤゲートは単一の制御信号にしたがって、プログラム記憶素子の出力をプログラム可能論理ブロックに与えるか否かを司る。

【００３０】この発明の第１０の態様である半導体集積回路において、プログラム可能論理回路ブロックは、ブロックライブラリから選択され、所望の仕様に応じて適切な種類で適切な個数だけ配置される。

【００３１】この発明の第１１の態様である半導体集積回路において、ゲートアレイの設計の自由度が、回路設計の自由度を向上させる。

【００３２】この発明の第１２の態様である半導体集積回路において、機能固定回路ブロッはその機能が変更されることがない。

【００３３】この発明の第１３の対応である半導体集積回路において、機能固定回路ブロッとゲートアレイとはプログラム可能論理回路ブロックのプログラムを制御する。

【００３４】この発明の第１４の態様である半導体集積回路において、プログラム可能論理ブロックは、スライス工程においてその仕様を変更することが可能である。

【００３５】

【実施例】

（１）第１実施例の説明． 図１はこの発明の第１実施例である半導体集積回路１０
０の構造を示す配置図である。 半導体集積回路１００
は、図３１に示す従来のＦＰＧＡと同様に、周辺部に配置された入出力バッファ２を備えている。 しかし、入出力バッファ２の囲むコア領域においては、プログラム可能論理ブロック３００の代わりにプログラム可能論理ブロック３ａ〜３ｃが配置されている。 スイッチマトリクス５は設けられず、配線４は各々のプログラム可能論理ブロック３ａ〜３ｃ、入出力バッファ２の間を仕様に応じて接続している。

【００３６】プログラム可能論理ブロック３ａ〜３ｃのそれぞれにおいては、制御信号によって選択されるべき複数の論理機能が準備されている。 そして準備される論理機能の組は、プログラム可能論理ブロック３ａ〜３ｃ
において互いに異なっている。

【００３７】このようなプログラム可能論理ブロック３
ａ〜３ｃは半導体集積回路１００の設計の際にブロックライブラリにおいて備される。 従来では半導体集積回路１の設計の際にはプログラム可能論理ブロック３００は一種類に固定され、ライブラリとして準備されていなかった。 これに対し、この発明においては配置されるべきプログラム可能論理ブロックは複数種あり、半導体集積回路１の設計の際には仕様に応じてプログラム可能論理ブロックをブロックライブラリから選択して配置することができる。

【００３８】このため、制御信号によって複数の論理機能から一の論理機能を選択することができるというプログラム可能論理ブロック自身が有する自由度に加え、複数のプログラム可能論理ブロック中から一つを選択できるという自由度が与えられる。 従って、種々の仕様に対応する場合でも、一つのプログラム可能論理ブロックに多くの論理機能を搭載する必要がなく、冗長性の低い回路設計を行うことができる。 これは集積度の低下を回避するという効果を招来する。

【００３９】ブロックライブラリを構成する方法については、この発明にかかる半導体集積回路の設計方法についての実施例において後述される。

【００４０】（２）第２実施例の説明． 図２はこの発明の第２実施例である半導体集積回路１０
１の構造を示す配置図である。 図２においてプログラム可能論理ブロック３ａ〜３ｄと共に機能固定回路ブロック７が配置されている。 機能固定回路ブロック７は、プログラム可能論理ブロック３ａ〜３ｄとは異なり、その機能に選択の余地はなく、ＲＡＭ、ＲＯＭ等が該当する。

【００４１】コア領域において、全ての論理回路をプログラム可能論理ブロックで構成するのではなく、要求される機能が既に決定されている論理回路についてはプログラム可能論理ブロックを用いる必要はない。 よってそのような論理回路は、当初から決定された機能を有するようには設計されることにより、プログラム可能論理ブロック自身に起因する設計の冗長性を回避することができる。

【００４２】従って、半導体集積回路の設計の自由度が向上し、集積度の低下を回避することができる。

【００４３】（３）第１及び第２実施例に対応する設計手法． 図３は、第１及び第２実施例に対応する設計手法を示すフローチャートである。 まずステップＳ１１によって半導体集積回路において要求される論理回路の設計が行われる。 この工程ではブロックライブラリから適切なプログラム可能論理ブロックのデータを選択し、要求される論理回路を設計する。

【００４４】ステップＳ１２によってレイアウト設計がなされ、このレイアウトに基づいてチップ製造がなされる（ステップＳ１３）。 そしてプログラム可能論理ブロックにおいて準備される論理機能の内、いずれの論理機能を動作させるかの選択をプログラミングによって行う（ステップＳ１４）。

【００４５】この後、例えばユーザ側で仕様変更が生じる場合がある。 その場合にはステップＳ１５を介してステップＳ１６の判断がなされる。 ステップＳ１６では仕様変更による論理回路の変更が、プログラム可能論理ブロックが発揮すべき論理機能の変更のみで対応が可能か否かが判断される。 対応が可能であれば、ステップＳ１
４に戻って再度プログラミングしなおす。

【００４６】プログラム可能論理ブロックについてのプログラミングのみで対応ができない場合には、再度ステップＳ１１に戻り、ブロックライブラリから適切なプログラム可能論理ブロックのデータの選択をし直す。

【００４７】第１及び第２実施例で示された半導体集積回路は、その設計が以上のようになされるので、仕様の変更があった場合でも２段階の対応が可能であり、製造に際して自由度の大きな半導体集積回路となっている。

【００４８】（４）第３実施例の説明． 図４はこの発明の第３実施例である半導体集積回路１０
２の構造を示す配置図である。 プログラム可能論理ブロック３ａ〜３ｄと共にゲートアレイ領域６が配置されている。 ゲートアレイ領域６は、プログラム可能論理ブロック３ａ〜３ｄとは異なり、その機能の変更はスライス工程によって可能となる。 つまり半導体集積回路１０２
のうち、機能がほぼ決定されており、プログラム可能論理ブロックで対応する程には仕様の変更が予定されないような論理回路はゲートアレイ領域６において構成される。 このように仕様の変更の可能性の低い論理回路のためにゲートアレイ領域６を設けることにより、設計の自由度が向上し、よって集積度の低下も回避できる。 また、プログラム変更のみで対応できない仕様の変更にもスライス工程のみ変更することにより対応できる。

【００４９】（５）第４実施例の説明． 図５はこの発明の第４実施例である半導体集積回路１０
３の構造を示す配置図である。 図５においてプログラム可能論理ブロック３ａ〜３ｄと共にゲートアレイ領域６、機能固定回路ブロック７が配置されている。 よって第２及び第３実施例に示された半導体集積回路１０１，
１０２と同様の効果が得られる。

【００５０】また、図６は第４実施例の他の態様である半導体集積回路１０３ａの構造を示す配置図である。 ゲートアレイ領域６、機能固定回路ブロック７においてプログラム制御ブロック６７が形成されている。 プログラム制御ブロック６７は、プログラム可能論理ブロック３
ａのプログラムを制御するものであり、プログラムを保持する保持ブロック７１と制御信号を発生する制御信号発生ブロック６１とを備える。

【００５１】保持ブロック７１は、回路規模の大きいことや、機能から鑑みてＲＡＭ、ＥＰＲＯＭ等のハードマクロの構成とすることが望ましい。 また制御信号発生ブロック６１はプログラム可能論理ブロック３ａに対応して変更する必要も生じるため、ハードマクロの構成とすると設計時に要求される労力が大きく現実的ではない。

【００５２】図６に示された半導体集積回路１０３ａはこれらの要求に対応しうる。 つまり、ゲートアレイ領域６において制御信号発生ブロック６１が実現され、機能固定回路ブロック７において保持ブロック７１が実現される。 よってプログラム制御ブロック６７を高集積化することができる。

【００５３】（６）第５実施例． 図７はこの発明の第５実施例である半導体集積回路１０
４の構造を示す配置図である。 プログラム可能論理ブロック３ａ，３ｂが配置されている。 プログラム可能論理ブロック３ａ〜３ｂの配置されている位置はゲートアレイ領域６と一致している。

【００５４】図８はプログラム可能論理ブロック３ｂの内部構造の詳細を示したものである。 プログラム可能論理ブロック３ｂはゲートアレイ用マクロセル８ａ〜８ｃ
及び配線４により構成されている。 つまり、プログラム可能論理ブロック３ｂはゲートアレイ領域６において、
通常のゲートアレイと同様にしてスライス工程によりその内部構造を決定することができる。 他のプログラム可能論理ブロックについても同様である。

【００５５】したがって、プログラムの変更のみで対応できない仕様変更に対しても、通常のゲートアレイと同様にスライス工程のみ変更し、プログラム可能論理ブロックそのものの仕様を変更することにより対応することができる。

【００５６】（７）第６実施例の説明． 図９はこの発明の第６実施例である半導体集積回路１０
５の構造を示す配置図である。 プログラム可能論理ブロック３ａ，３ｂはゲートアレイ領域６において配置されている。

【００５７】図１０はプログラム可能論理ブロック３ａ
の内部構造の詳細を示したものである。 プログラム可能論理ブロック３ｂはゲートアレイ用マクロセル８ａ〜８
ｄ及び配線４により構成されている。 つまり、プログラム可能論理ブロック３ａは通常のゲートアレイと同様に、スライス工程においてその構造が決定される。 プログラム可能論理ブロック３ｂにおいても同様である。

【００５８】この様に半導体集積回路１０５を構成することにより、プログラム可能論理ブロックの機能と個数とを仕様に応じて設定できるために回路設計の自由度が向上し、冗長な回路が削減でき集積度が向上する。 また、第５実施例と同様、プログラムの変更のみで対応できない仕様変更に対しても、ゲートアレイと同様にスライス工程のみ変更してプログラム可能論理ブロックそのものの仕様を変更することにより対応できる。

【００５９】（８）第３乃至第６実施例に対応する設計手法． 図１１は、第３乃至第６実施例に対応する設計手法を示すフローチャートである。 まずステップＳ２１によって半導体集積回路において要求される論理回路の設計が行われる。 この工程では、第３及び第４実施例では、ステップＳ１１と同様に、ブロックライブラリから適切なプログラム可能論理ブロックのデータを選択し、要求される論理回路を設計する。 第５及び第６実施例では、ゲートアレイ領域に配置されるプログラム可能論理ブロックの内部におけるマクロセルの接続関係が決定される。

【００６０】ステップＳ２２によってレイアウト設計がなされ、このレイアウトに基づいてチップ製造がなされる（ステップＳ２３ａ，ステップＳ２３ｂ）。 但し、ステップＳ２３ａは配線工程（スライス工程）の前までの工程であり、ステップＳ２３ｂは配線工程である。

【００６１】そしてステップＳ１４と同様に、プログラム可能論理ブロックにおいて準備される論理機能の内、
いずれの論理機能を動作させるかの選択をプログラミングによって行う（ステップＳ２４）。

【００６２】この後、ユーザ側で仕様変更が生じた場合にはステップＳ２５を介してステップＳ２６の判断がなされる。 ステップＳ２６では仕様変更による論理回路の変更が、プログラム可能論理ブロックが発揮すべき論理機能の変更のみで対応が可能か否かが判断される。 対応が可能であれば、ステップＳ２４に戻って再度プログラミングしなおす。

【００６３】プログラム可能論理ブロックについてのプログラミングのみで対応ができない場合には、更にステップＳ２７の判断が行われる。 ステップＳ２７では、プログラム可能論理ブロックがゲートアレイ領域において形成されている場合も、そうでない場合もゲートアレイ領域の変更、即ちスライス工程での変更のみで対応可能か否かが判断される。

【００６４】ステップＳ２７において、仕様の変更がスライス工程のみの変更で対応できると判断された場合には、ステップＳ２８に進みゲートアレイ部の回路が設計し直される。 そして再度レイアウト設計がなされ（ステップＳ２２）、ステップＳ２３ｂにおいてスライス工程の変更が行われる。

【００６５】更に、ステップＳ２７において、仕様の変更がスライス工程のみの変更で対応でないと判断された場合には、ステップＳ２１にもどり、再度回路設計が行われる。

【００６６】第３乃至第６実施例で示された半導体集積回路は、その設計が以上のようになされるので、仕様の変更があった場合でも３段階の対応が可能であり、製造に際して自由度の大きな半導体集積回路となっている。

【００６７】（９）第７実施例の説明． 以下、第７乃至第９実施例では、第１及び第２実施例で用いられたブロックライブラリについて説明される。

【００６８】図１２はこの発明の第７実施例である半導体集積回路の設計方法において用いられるブロックライブラリ１３１を示す概念図である。 ブロックライブラリ１３１はプログラム可能論理ブロック３１，３２の情報を有している。 プログラム可能論理ブロック３１，３２
はいずれも入力ピン１０、出力ピン１１、機能選択信号入力ピン１２を有している。

【００６９】しかし、準備される論理機能は、プログラム可能論理ブロック３１では論理素子９１１，９１２で示されるものであり、プログラム可能論理ブロック３２
では論理素子９２１乃至９２６で示されるものである。
このため、両ブロック３１，３２を比較すると各種のピンの個数が互いに異なっている。

【００７０】この様に入力ピン１０、出力ピン１１等の個数によりプログラム可能論理ブロック３１，３２を分類することにより、機械的に分類でき、少ない個数のレパートリのライブラリを構成できる。

【００７１】（１０）ブロックライブラリを用いた半導体集積回路の設計例の説明． 次にブロックライブラリを用いた所望の半導体集積回路を設計する場合を具体的に説明する。

【００７２】図１３及び図１４はそれぞれプログラム可能論理ブロック３１において準備される機能とその接続端子を示すシンボル図である。 同様に、図１５及び図１
６はそれぞれプログラム可能論理ブロック３０において準備される機能とその接続端子を示すシンボル図である。 端子Ｙ，Ｓはそれぞれ図８の出力ピン１１、機能選択信号入力ピン１２に該当し、プログラム可能論理ブロック３１における端子Ａ、プログラム可能論理ブロック３０における端子Ａ，Ｄはそれぞれ図８の入力ピン１０
に該当する。

【００７３】図１７はプログラム可能論理ブロック３
０，３１から選択されたプログラム可能論理ブロック２
０１乃至２０７を用いて設計された半導体集積回路２０
０の構成を示す回路図である。 プログラム可能論理ブロック２０１，２０２，２０７としてプログラム可能論理ブロック３１が、プログラム可能論理ブロック２０３乃至２０６としてプログラム可能論理ブロック３０がそれぞれ選択されている。

【００７４】ブロック２０８ａは、プログラム可能論理ブロック２０１乃至２０７の機能選択を制御する制御ブロックであり、プログラム保持レジスタ２０９乃至２１
５が備えられている。 プログラム保持レジスタ２０９乃至２１５の出力Ｓ１乃至Ｓ７はそれぞれプログラム可能論理ブロック２０１乃至２０７の端子Ｓに与えられ、これらのブロックの機能を選択する。

【００７５】プログラム保持レジスタ２０９乃至２１５
はシリアルに接続され、シフトレジスタを構成している。 そしてシリアル入力端子ＳＩからシリアル出力端子ＳＯへ所望のプログラムをシフト伝搬させる為の信号Ｓ
ｈｉｆｔＣｌｏｃｋと、各プログラム保持レジスタ２０
９乃至２１５の保持するデータを一度に“０”にリセットするための信号Ｒｅｓｅｔが供給される。

【００７６】半導体集積回路２００の製造前にはリセット時に達成される（Ｓ＝“０”で達成される）機能により論理設計が行われ、製造後に論理変更が必要となった場合には、これを達成するためのプログラムをプログラム保持レジスタに伝搬させ、その値を保持させる。

【００７７】プログラム可能論理ブロック２０１乃至２
０７の機能選択を制御する制御ブロックとして、図１８
に示すブロック２０８ｂを用いることもできる。 ブロック２０８ｂは、ブロック２０８ａに更にアンドゲート２
１６乃至２２２を設けた構成を有している。 プログラム保持レジスタ２０９乃至２１５に信号Ｒｅｓｅｔが与えられる代わりに、アンドゲート２１６乃至２２２の一方の入力に共通して信号Ｉｎｉｔが与えられる。 アンドゲート２１６乃至２２２の他方の入力にはそれぞれプログラム保持レジスタ２０９乃至２１５の出力Ｓ１乃至Ｓ７
が与えられる。

【００７８】ブロック２０８ｂにおいては、信号Ｉｎｉ
ｔが“０”ならば、プログラム可能論理ブロックの端子Ｓに与えられる信号はプログラム保持レジスタ２０９乃至２１５の保持するデータにかかわらず“０”とすることができる。 この場合は、プログラムのデータがプログラム保持レジスタ２０９乃至２１５を伝搬している最中であっても、プログラム可能論理ブロック２０１乃至２
０７の機能は変化しない。

【００７９】即ち、プログラム可能論理ブロック２０１
乃至２０７の端子Ｓに与えられる信号が“０”の場合に選択される機能（以下「主機能」と記載する）と、所望の機能への変更は、信号Ｉｎｉｔの制御によって瞬時に行うことができる。 したがって半導体集積回路の達成すべき機能をその動作中にダイナミックに変更することが可能となる。

【００８０】図１９乃至図２１は、半導体集積回路２０
０において達成可能な機能の例を示した回路図である。
図１９はプログラム保持レジスタの出力Ｓ１乃至Ｓ７が全て“０”の場合、即ち全てのプログラム可能論理ブロック２０１乃至２０７においてその主機能が選択された場合を示す。 また図２０はプログラム可能論理ブロック２０７のみ主機能が選択されていない場合を示す。 また図２１はプログラム可能論理ブロック２０５，２０６のみ主機能が選択されていない場合を示す。

【００８１】（１０）第８実施例． 図２２はこの発明の第８実施例である半導体集積回路の設計方法において用いられる、ブロックライブラリ１３
２を示す概念図である。 ブロックライブラリ１３２はプログラム可能論理ブロック３３乃至３６の情報を有している。 プログラム可能論理ブロック３３乃至３６の有する入力ピン１０、出力ピン１１、機能選択信号入力ピン１２の個数は等しいとは限らない。 また各ピンの個数が等しくても、そこにおいて準備される機能は異なる。

【００８２】例えばプログラム可能論理ブロック３３，
３５はいずれも入力ピン１０を２つ、出力ピン１１を１
つ、機能選択信号入力ピン１２を１つ備える。 しかしプログラム可能論理ブロック３３において準備される機能はＡＮＤゲート９３１とＮＡＮＤゲート９３２であり、
プログラム可能論理ブロック３５において準備される機能はＸＯＲゲート９５１と出力の反転されるＸＯＲゲート９５２である。 プログラム可能論理ブロック３４，３
６についても、各ピンの個数は等しいがそこにおいて準備される論理機能は、前者がＯＲゲート９４１とＮＯＲ
ゲート９４２であるのに対し、後者はバッファ９６１とインバータ９６２である。

【００８３】このように、プログラム可能論理ブロックの有するピンの個数と準備される論理機能によりプログラム可能論理ブロックを分類することにより、冗長度の小さいプログラム可能論理ブロックをレパートリとするブロックライブラリを構成することができる。 よってこのようなブロックライブラリを用いて半導体集積回路の設計を行うことにより、冗長度が低く、集積度の低下を回避した半導体集積回路を得ることができる。

【００８４】（１１）第９実施例． 図２３はこの発明の第９実施例である半導体集積回路の設計方法において用いられる、ブロックライブラリ１３
３を示す概念図である。 ブロックライブラリ１３３はプログラム可能論理ブロック３７乃至３９の情報を有している。 プログラム可能論理ブロック３７乃至３９の有する入力ピン１０、出力ピン１１、機能選択信号入力ピン１２の個数は等く、かつ準備される機能も等しい。

【００８５】しかしプログラム可能論理ブロック３７乃至３９の各々において準備される機能は、主機能１４及び主機能以外の副機能１５に区分される。

【００８６】例えば、プログラム可能論理ブロック３７
の主機能１４にはＡＮＤゲート９７０が該当し、副機能１５としてＮＡＮＤゲート９７１及びＮＯＲゲート９７
２が準備される。 同様に、プログラム可能論理ブロック３８の主機能１４にはＮＡＮＤゲート９７１が該当し、
副機能１５としてＡＮＤゲート９７０及びＮＯＲゲート９７２が準備される。 また、プログラム可能論理ブロック３９の主機能１４にはＮＯＲゲート９７２が該当し、
副機能１５としてＡＮＤゲート９７０及びＮＡＮＤゲート９７１が準備される。

【００８７】この様に主機能１４によりプログラム可能論理ブロックを分類することにより、設計者は主機能１
４のみを考慮して設計が可能であり、プログラム可能論理ブロックについてのプログラムを考慮することなく、
従来のゲートアレイの場合と類似して設計を進めることができる。

【００８８】（１２）第１０実施例． 図２４及び図２５は、それぞれこの発明の第１０実施例にかかる半導体集積回路の設計方法において用いられる、プログラム可能論理ブロック３１０，３１１を示す概念図である。 プログラム可能論理ブロック３１０，３
１１のいずれにおいても主機能１４と副機能１５が準備されている点で、第９実施例と同様である。

【００８９】しかし、第１０実施例では副機能１５において準備されている論理機能は１つである。 そのため、
機能選択信号入力端子１２は１つで足りる。

【００９０】図２６は、機能選択信号入力ピン１２に信号ｙを入力した場合にプログラム可能論理ブロック３１
０，３１１で選択される論理機能を示す論理値図である。 機能選択信号入力ピン１２に信号“０”を入力した場合には、主機能１４が選択される。 この様に、プログラム可能論理ブロックの主機能は単一の信号ｙで選択可能にすることができるので、プログラムの変更が容易となる。

【００９１】（１３）第１１実施例． 図２７はこの発明の第１１実施例にかかる半導体集積回路の設計方法に用いられる、プログラム可能論理ブロック３１２の構成を示すブロック図である。

【００９２】プログラム可能論理ブロック３１２は、図２４に示されたプログラム可能論理ブロック３１０にプログラム記憶素子１６を新たに設けた構成を有している。

【００９３】プログラム記憶素子１６には、プログラムデータ入力ピン１７を介してプログラム可能論理ブロック３１０の機能選択を行う所定の信号ｐが与えられる。
一方、プログラム記憶素子１６はリセットピン１８を有しており、ここにはリセット信号ｘが与えられる。

【００９４】図２８は信号ｘと信号ｙとの関係を示す論理値表である。 リセットピン１８にリセット信号ｘとして“１”を入力すると信号ｙは“０”となり、第１０実施例と同様に、プログラム可能論理ブロック３１０の主機能１４（ＮＡＮＤゲート９１０１）が選択される。

【００９５】リセットピン１８に与えられるリセット信号ｘが“０”の場合には、信号ｙは信号ｐと等しくなり、外部からのプログラムが有効となる。

【００９６】この様にして、信号ｘのみによってプログラム可能論理ブロック３の主機能１４を選択することができる。 よってプログラムを変更する場合には、変更が必要なプログラム可能論理ブロックに設けられたプログラム記憶素子１６のデータをを変更するだけで、プログラム変更が可能となる。

【００９７】（１４）第１２実施例． 図２９はこの発明の第１２実施例にかかる半導体集積回路の設計方法に用いられる、プログラム可能論理ブロック３１３の構成を示すブロック図である。

【００９８】プログラム可能論理ブロック３１３は、図２７に示されたプログラム可能論理ブロック３１２において、プログラム記憶素子１６と選択信号入力端子１２
との間にゲート２０を設けた構成をとっている。 そしてプログラム記憶素子１６はリセットされない。

【００９９】信号ｘが“１”のときには、ゲート２０が選択信号入力端子１２に“０”を与えるため、プログラム可能論理ブロック３１０においてはその主機能１４が選択される。 一方信号ｘが“０”のときには、ゲート２
０が信号ｐと等しい信号を与えるため、プログラム可能論理ブロック３１０は信号ｐによってその機能が選択される。 即ち外部からのプログラムが有効となる。

【０１００】図３０は信号ｘと信号ｙとの関係を示す論理値表であり、図２８と同一の結果が得られる。 よって第１１実施例と同様にプログラムを変更する場合には、
変更が必要なプログラム可能論理ブロックに設けられたプログラム記憶素子１６のデータをを変更するだけで、
プログラム変更が可能となるという効果がある。

【０１０１】更に第１２実施例では信号ｘによってプログラム記憶素子１６を直接にリセットするわけではなく、プログラム可能論理ブロックの機能を実行中に信号ｐの値の変更が、即ちプログラムの変更が可能となる効果が付加される。

【０１０２】

【発明の効果】以上に説明したように、この発明の第１
の態様である半導体集積回路の設計方法によれば、プログラムの変更のみで対応できない仕様変更にもゲートアレイ等と同様にスライス工程のみ変更し、プログラム可能論理ブロックそのものの仕様を変更することにより対応できるので開発コストを削減できる効果がある。

【０１０３】またこの発明の第２の態様である半導体集積回路の設計方法によれば、機能の異なるプログラム可能論理ブロックをレパートリとして持つブロックライブラリから選択して、所望の回路に応じて配置配線できるため、プログラム可能論理ブロックと配線が予め敷設されている従来のＦＰＧＡに比べて設計の自由度が増大し、また、回路の冗長度が減少するため集積度が向上する効果がある。

【０１０４】またこの発明の第３の態様である半導体集積回路の設計方法によれば、少ない個数のレパートリのライブラリを構成できる効果がある。

【０１０５】またこの発明の第４の態様である半導体集積回路の設計方法によれば、冗長度の小さいプログラム可能論理ブロックをレパートリとするライブラリを構成でき集積度が向上する効果がある。

【０１０６】またこの発明の第５の態様である半導体集積回路の設計方法によれば、主機能により該プログラム可能論理ブロックをレパートリ化することにより、設計者は通常のゲートアレイ等の場合と同様にプログラムを意識することなく設計を進めることができる効果がある。

【０１０７】またこの発明の第６の態様である半導体集積回路の設計方法によれば、プログラム変更が容易となり開発コストを削減できる効果がある。

【０１０８】またこの発明の第７乃至第９の態様である半導体集積回路の設計方法によれば、プログラムを変更する場合には変更が必要なプログラム可能論理ブロックのプログラム記憶素子のデータのみを変更するだけでプログラム変更が完了し開発コストを削減できる効果がある。

【０１０９】なかでも、この発明の第９の態様である半導体集積回路の設計方法によれば、更にプログラム可能論理ブロックのメインの機能を実行中にプログラムの変更が可能となる効果がある。

【０１１０】またこの発明の第１０の態様である半導体集積回路によれば、プログラム可能論理ブロックと配線が予め敷設されている従来のＦＰＧＡに比べて設計の自由度が増大し、また、回路の冗長度が減少するため集積度が向上する効果がある。

【０１１１】またこの発明の第１１の態様である半導体集積回路によれば、プログラム可能論理ブロックのみで所望の機能を実現する場合より回路設計の自由度が向上し、冗長な回路が削減でき集積度が向上する効果がある。

【０１１２】またこの発明の第１２の態様である半導体集積回路によれば、回路設計上の自由度が向上し、冗長な回路が削減でき集積度が向上する効果がある。

【０１１３】またこの発明の第１３の態様である半導体集積回路によれば、プログラム可能論理回路ブロックのプログラムを制御するプログラム制御ブロックを高集積化することができる。

【０１１４】またこの発明の第１４の態様である半導体集積回路によれば、回路設計の自由度が向上し、冗長な回路が削減でき集積度が向上する効果がある。 また、プログラム変更のみで対応できない仕様の変更にもゲートアレイと同様にスライス工程のみ変更することにより対応でき開発コストを削減できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１実施例である半導体集積回路を示す配置図である。

【図２】本発明の第２実施例である半導体集積回路を示す配置図である。

【図３】本発明の第１及び第２実施例に対応する半導体集積回路の設計方法を示すフローチャートである。

【図４】本発明の第３実施例である半導体集積回路を示す配置図である。

【図５】本発明の第４実施例である半導体集積回路を示す配置図である。

【図６】本発明の第４実施例である半導体集積回路を示す配置図である。

【図７】本発明の第５実施例である半導体集積回路を示す配置図である。

【図８】本発明の第５実施例である半導体集積回路を示す配置図である。

【図９】本発明の第６実施例である半導体集積回路を示す配置図である。

【図１０】本発明の第６実施例である半導体集積回路を示す配置図である。

【図１１】本発明の第３乃至第６実施例に対応する半導体集積回路の設計方法を示すフローチャートである。

【図１２】本発明の第７実施例を説明する概念図である。

【図１３】本発明の第７実施例を説明するシンボル図である。

【図１４】本発明の第７実施例を説明するシンボル図である。

【図１５】本発明の第７実施例を説明するシンボル図である。

【図１６】本発明の第７実施例を説明するシンボル図である。

【図１７】本発明の第７実施例を説明する回路図である。

【図１８】本発明の第７実施例を説明する回路図である。

【図１９】本発明の第７実施例を説明する回路図である。

【図２０】本発明の第７実施例を説明する回路図である。

【図２１】本発明の第７実施例を説明する回路図である。

【図２２】本発明の第８実施例を説明する概念図である。

【図２３】本発明の第９実施例を説明する概念図である。

【図２４】本発明の第１０実施例を説明する概念図である。

【図２５】本発明の第１０実施例を説明する概念図である。

【図２６】本発明の第１０実施例を説明する論理値図である。

【図２７】本発明の第１１実施例を説明するブロック図である。

【図２８】本発明の第１１実施例を説明する論理値図である。

【図２９】本発明の第１２実施例を説明するブロック図である。

【図３０】本発明の第１２実施例を説明する論理値図である。

【図３１】従来の技術を説明する配置図である。

【符号の説明】

１ 半導体集積回路 ２ 入出力バッファ ３ プログラム可能論理ブロック ４ 配線 ５ スイッチマトリクス ６ ゲートアレイ領域 ７ 機能固定回路ブロック ８ ゲートアレイ用マクロセル ９ 論理素子 １０ 入力ピン １１ 出力ピン １２ 機能選択信号入力ピン １３ ライブラリ １４ メイン機能 １５ サブ機能 １６ プログラム記憶素子 １７ プログラムデータ入力ピン １８ プログラム記憶素子のリセットピン １９ プログラム記憶素子の出力リセットピン ２０ リセット回路

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【手続補正書】

【提出日】平成５年２月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１０

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】

【発明が解決しようとする課題】従来のＦＰＧＡである半導体集積回路１は以上のように構成されていたので、
その実現が可能となる機能は、プログラム可能論理ブロック３００において準備される論理機能とスイッチマトリクス５により接続可能な配線で制限される。 一方、プログラム可能論理ブロック３００において準備される論理機能は、予め製造された時点で限定されており、半導体集積回路１において実現が可能となる機能に対する制限を少なくしようとするとプログラム可能論理ブロック３００は冗長部分を多く含むことになる。 かかる冗長性は配線４やスイッチマトリクス５についても生じることであり、半導体集積回路１の集積度が実質的に低下するという問題点を招来していた。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】この発明の第１０の態様である半導体集積回路は、コア領域と、コア領域において形成され、複数の種類のプログラム可能論理ブロックを有するライブラリから選択された少なくとも一つのプログラム可能論理ブロックと、を備える。 そして、プログラム可能論理ブロックにおいては複数の論理機能が準備されており、プログラム可能論理ブロックは制御信号を受けて一の論理機能を選択する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００７２

【補正方法】変更

【補正内容】

【００７２】図１３及び図１４はそれぞれプログラム可能論理ブロック３１において準備される機能とその接続端子を示すシンボル図である。 同様に、図１５及び図１
６はそれぞれプログラム可能論理ブロック３０において準備される機能とその接続端子を示すシンボル図である。 端子Ｙ，Ｓはそれぞれ図１２の出力ピン１１、機能選択信号入力ピン１２に該当し、プログラム可能論理ブロック３１における端子Ａ、プログラム可能論理ブロック３０における端子Ａ，Ｄはそれぞれ図１２の入力ピン１０に該当する。

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図３１

【補正方法】変更

【補正内容】

【図３１】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 滝本 功 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社カスタムエル・エス・アイ設計技 術開発センター内 (72)発明者 橋爪 毅 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社カスタムエル・エス・アイ設計技 術開発センター内 (72)発明者 菰池 達紀 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社カスタムエル・エス・アイ設計技 術開発センター内