【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路として製造後に、ユーザが論理回路をプログラム可能なフィールドプログラマブルゲートアレイに係り、特に、プログラムされた論理回路のデバッグ能率を向上させることが可能な、フィールドプログラマブルゲートアレイに関する。

【０００２】

【従来の技術】従来から、ユーザが手元において任意の論理回路を実現可能に構成された集積回路が提供され、
広く使われている。

【０００３】例えば、このような集積回路は、当該集積回路外部からの回路定義データにより、当該集積回路内部のヒューズやアンチヒューズやＭＯＳトランジスタ等のスイッチング素子を定義することによって、当該集積回路内部の記憶素子や論理素子を選択的に接続して、ユーザが論理回路をプログラムするというものである。

【０００４】なお、このような集積回路には、ＰＬＤ
（programmable logic device ）、ＰＡＬ（programmab
le array logic）、ＦＰＬＡ（field programmable log
ic array）、ＦＰＧＡ（field programmable gate arra
y ）等の様々なものがあるが、以降、これらを代表してＦＰＧＡと呼ぶ。 即ち、集積回路として製造後に、ユーザが論理回路をプログラム可能な集積回路全てを含めて、これらをＦＰＧＡと呼ぶ。

【０００５】集積回路の高集積化は、電子機器全体の大きさを小型化することができるだけでなく、集積回路の信頼性の向上や消費電力の低減等、多くの利点を有している。 又、ＴＡＴ（turn around time）が比較的短いＦ
ＰＧＡを活用することにより、ユーザは、多種少量生産の集積回路の高集積化をも容易に図ることができる。 従って、様々な種類のＦＰＧＡが開発され、論理回路の設計時間がより短縮されている。

【０００６】例えば、ザイリンクス社のＬＣＡ（商品名、logic cell array）は、リードバック機能と称する機能を有しており、これにより、プログラムされた論理回路のデバッグ能率の向上が図られている。

【０００７】このリードバック機能は、ＸＡＣＴＯＲインサーキットベリファイヤ（商品名）を利用して、ターゲットシステムに組み込まれた対象となるＬＣＡの単位ブロック内部のフリップフロップの信号状態をシーケンシャルに読み出すことにより、当該ＬＣＡの回路情報の検証と内部状態の解析を行うというものである。

【０００８】又、アクテル社のＡＣＴ（商品名）は、アクションプローブ機能と称する機能を有しており、プログラムされた論理回路のデバッグ能率の向上が図られている。

【０００９】このアクションプローブ機能は、パーソナルコンピュータ上のアクションプローブ用診断ソフトにより、キーボードから指定した任意のＡＣＴ内部のノードの信号状態が当該ＡＣＴの出力端子ＰＲＡないしはＰ
ＲＢに出力されるように接続するというものである。 従って、これら出力端子ＰＲＡあるいはＰＲＢの信号状態をオシロスコープ等で観察することにより、当該ＡＣＴ
内部の論理回路の検証と内部状態の解析を行うことができる。

【００１０】このようなリードバック機能やアクションプローブ機能によれば、プログラムされた論理回路のデバッグ能率を向上させることができる。

【００１１】

【発明が解決しようとする課題】しかしながら、前記リードバック機能は、論理回路がプログラムされる単位ブロック内部のフリップフロップの出力の信号状態等を、
シーケンシャルに全て読み出すというものであり、読み出し時間が長くなってしまうという問題がある。

【００１２】一方、前記アクションプローブ機能は、出力端子ＰＲＡあるいはＰＲＢ等、限られた数の専用出力端子を通じて信号状態を読み出すというものであり、一度に読み出すことができる信号状態の数が非常に少ないという問題がある。 又、これら限られた数の専用出力端子に接続されるノードを変更することは可能であるが、
この変更はＡＣＴの論理回路の検証中にダイナミックに行うことができず、論理回路のデバッグ能率の向上を妨げている。

【００１３】なお、前記リードバック機能や前記アクションプローブ機能等を備えないＦＰＧＡでは、プログラムされている論理回路を変更して、ＦＰＧＡ外部から信号状態をモニタしたいノードをＩＯＢ（input ／output
block）に接続することにより、当該ノードの信号状態をＦＰＧＡ外部からモニタすることは可能である。 しかしながら、これには下記の問題がある。

【００１４】（１）ＦＰＧＡ内部の論理回路のデザイン変更が必要であり、時間を要する。

【００１５】（２）デザイン変更により、論理回路全体の動作タイミングが変化し、実際の信号状態のモニタとはならない。

【００１６】（３）ＩＯＢの数が限られており、同時にモニタできるノードの数が限られている。

【００１７】本発明は、前記従来の問題点を解消するべくなされたもので、プログラムされた論理回路中のノードをより自由に選択して、その信号状態を効率良く外部に読み出し、これにより、プログラムされた論理回路のデバッグ能率を向上させることが可能なＦＰＧＡを提供することを目的とする。

【００１８】

【課題を達成するための手段】本発明は、集積回路として製造後に、ユーザが論理回路をプログラム可能なフィールドプログラマブルゲートアレイにおいて、内部のノード位置をアドレス指定するノード指定手段と、アドレス指定されたノード位置の信号状態を、外部から指定されたタイミングで外部に読み出す信号状態読み出し手段とを備えたことにより、上記課題を達成したものである。

【００１９】又、いくつかのノード位置の信号状態をそれぞれ記憶する信号状態記憶素子を更に備え、又、前記ノード指定手段が、前記信号状態記憶素子を選択する手段であり、前記信号状態読み出し手段が、前記選択された信号状態記憶素子に格納されている信号状態を読み出す手段であることにより、上記課題を達成すると共に、
更に信号状態を外部に読み出すタイミングの自由度の向上を図ったものである。

【００２０】又、前記信号状態記憶素子への信号状態の格納、及び、該信号状態記憶素子に格納されている信号状態の外部への出力を制御するためのリードライトコンロール入力を更に備えたことにより、上記課題を達成すると共に、更に、信号状態の検出タイミング及び信号状態の外部への読み出しタイミングを、より自由に設定できるようにしたものである。

【００２１】又、前記信号状態記憶素子への信号状態の格納のための当該フィールドプログラマブルゲートアレイの選択の有無、あるいは、前記信号状態記憶素子に格納されている信号状態の外部への出力のための当該フィールドプログラマブルゲートアレイの選択を制御するためのチップイネーブル入力を更に備えたことにより、上記課題を達成すると共に、更に、複数のＦＰＧＡを用いたターゲットシステムでの論理回路のデバッグ能率の向上を図ったものである。

【００２２】又、所定のノード位置の信号状態の外部への出力を制御するアウトプットイネーブル入力を更に備えたことにより、上記課題を達成すると共に、更に、予めノード位置のアドレス指定をしておくことにより、信号状態の出力の遅延を短縮できる等の性能向上を図ったものである。

【００２３】

【作用】本発明は、ＦＰＧＡ内部のプログラムされた論理回路中のノードの信号状態を、より効果的に外部に読み出すための構成を見出してなされたものである。

【００２４】図１は、本発明の要旨を示すブロック図である。

【００２５】この図１において、ＦＰＧＡ１は、ユーザが論理回路をプログラムする領域である論理回路動作領域５０と共に、特に、ノード指定手段１０と、信号状態読み出し手段２０とを備えている。

【００２６】前記ノード指定手段１０は、プログラムされた論理回路のデバッグ等のために、当該ＦＰＧＡ１外部に信号状態を出力するノードの指定を、当該ＦＰＧＡ
１の外部から入力されるノードアドレス指定に従って行う。

【００２７】前記信号状態読み出し手段２０は、当該Ｆ
ＰＧＡ１外部から入力される読み出しタイミング指定に従って、前記ノード指定手段１０により指定されたノードの信号状態を、当該ＦＰＧＡ１外部へ出力する。

【００２８】本発明は、プログラムされた論理回路のデバッグ等のために、ＦＰＧＡ内部のノードの信号状態をモニタする際には、信号状態を読み出すノードの選択がプログラムされた論理回路の動作中にも設定できることと、指定されたノードの信号状態の読み出しタイミングがＦＰＧＡ１外部から指定できることとが重要であることを見出し、上記構成を見出したものである。

【００２９】従って、このような本発明のＦＰＧＡによれば、プログラムされた論理回路のデバッグ能率を向上させることが可能である。

【００３０】

【実施例】以下、図を用いて本発明の実施例を詳細に説明する。

【００３１】図２は、本発明の第１実施例の論理回路図である。

【００３２】この図２においては、本第１実施例のＦＰ
ＧＡの、ユーザが論理回路をプログラムする論理回路動作領域の単位ブロックとなる、論理回路ブロック５の構成例が示されている。 即ち、本第１実施例のＦＰＧＡ
は、複数の論理回路ブロック５により構成されている。

【００３３】又、この例では、前記論理回路ブロック５
は、組合せ論理部５aと、合計２個のＤ型フリップフロップＦＦa 、ＦＦb とにより構成されている。

【００３４】前記組合せ論理部５a は、主として組合せ論理回路をプログラムする領域である。 又、該組合せ論理部５a からの出力は、フリップフロップＦＦa ないしはＦＦb を経由して出力される。 又、該組合せ論理部５
a からの出力は、直接、当該論理回路ブロック５から出力される。

【００３５】なお、この図２において、符号Ｉ１〜Ｉ４
は、論理回路ブロック５の入力のノードであり、組合せ論理部５a の入力のノードである。 符号Ｉ１０は、論理回路ブロック５の入力のノードであり、フリップフロップＦＦa及びＦＦb のクロック入力となっている。 又、
符号Ｃ１、Ｃ２は、それぞれ組合せ論理部５a の出力のノードであり、それぞれフリップフロップＦＦa あるいはＦＦb の入力のノードであり、それぞれ直接論理回路ブロック５の出力となるノードでもある。 符号Ｆ１、Ｆ
２は、それぞれフリップフロップＦＦa あるいはＦＦb
の出力のノードであり、共に論理回路ブロック５の出力のノードともなっている。

【００３６】本第１実施例では、論理回路ブロック５のノードＣ１、Ｃ２、Ｆ１、Ｆ２の信号状態を読み出すために、これらそれぞれのノード毎に記憶素子３０a 〜３
０dが接続されている。 これら記憶素子３０a 〜３０d
は、ＦＰＧＡ外部から入力されるラッチ信号の立上りで、それぞれが接続されているノードの信号状態を格納する。 又、ＦＰＧＡ外部から入力されるアドレス信号により選択された記憶素子３０a 〜３０d のいずれか１つに格納されている信号状態は、出力信号としてＦＰＧＡ
外部に読み出される。

【００３７】従って、本第１実施例では、ノード指定手段は、格納されている信号状態を読み出す記憶素子３０
a 〜３０d を選択する手段である。 このようなノード指定手段は、記憶素子３０a 〜３０d を選択するアドレス信号のデコーダである。 又、本第１実施例の信号状態読み出し手段は、前記アドレスデコーダに従って選択された記憶素子３０a 〜３０d の信号状態の出力手段であり、例えば、トライステートバッファ等である。

【００３８】なお、前記記憶素子３０a 〜３０d は、以降の本第１実施例の説明で、それぞれ記憶素子Ａ〜Ｄとも呼ぶ。

【００３９】図３は、前記第１実施例のデバッグ中の一例のタイミングチャートである。

【００４０】この図３のタイミングチャートでは、前記図２の、ノードＣ１、Ｃ２、Ｆ１、Ｆ２の信号状態が示されている。 又、前記図２の記憶素子Ａ〜Ｄに格納されている信号状態が示されている。

【００４１】又、ＦＰＧＡの外部から入力される、記憶素子Ａ〜Ｄへの信号状態の格納のトリガ信号となるラッチ信号が示されている。 又、記憶素子Ａ〜Ｄに格納されている信号状態をＦＰＧＡ外部に出力するための、記憶素子Ａ〜Ｄを選択するアドレス信号、アドレス信号により選択された記憶素子Ａ〜Ｄが格納している信号状態をＦＰＧＡ外部に出力する出力信号も示されている。

【００４２】この図３において、時刻 t ₁は、ラッチ信号が立上がる時刻である。 又、時刻t ₂は、前記図２の入力ノードＩ１０の信号が立上がる時刻であり、フリップフロップＦＦa 及びＦＦb それぞれに、ノードＣ１あるいはノードＣ２の信号状態が格納される時刻である。
時刻 t ₃ 〜 t ₆は、ＦＰＧＡ外部から入力されるそれぞれ記憶素子Ａ〜Ｄを選択するアドレス信号に従って、それぞれ記憶素子Ａ〜Ｄのデータ（格納されている信号状態）が出力される時刻である。

【００４３】以下、時間経過に従って説明する。

【００４４】時刻 t ₁では、入力ノードＩ１０の立上り直前の各ノードＣ１、Ｃ２、Ｆ１、Ｆ２の信号状態を検出するために、ラッチ信号の立上りがＦＰＧＡに入力される。 又、この時刻 t ₁では、このラッチ信号の立上りに従って、記憶素子Ａが、ノードＣ１の信号状態（Ｈ状態）に従ってＨ状態となる。 記憶素子Ｂが、ノードＦ１
の信号状態（Ｌ状態）に従ってＬ状態になる。 記憶素子Ｃが、ノードＣ２の信号状態（Ｈ状態）に従ってＨ状態となる。 記憶素子Ｄが、ノードＦ２の信号状態（Ｌ状態）に従ってＬ状態となる。

【００４５】時刻 t ₂では、入力ノードＩ１０の立上りにより、ノードＦ１の信号状態が、ノードＣ１の信号状態に従ってＨ状態となる。 又、この時刻 t ₂において、
ノードＦ２の信号状態は、ノードＣ２の信号状態に従ってＨ状態となる。

【００４６】この後、時刻 t ₃では、ＦＰＧＡ外部から入力された記憶素子Ａを選択するアドレス信号に従って、出力信号の信号状態が、記憶素子Ａの信号状態に従ってＨ状態となる。

【００４７】時刻 t ₄では、記憶素子Ｂを選択するアドレス信号に従って、出力信号が、記憶素子Ｂの信号状態に従ってＬ状態となる。

【００４８】時刻 t ₅では、記憶素子Ｃを選択するアドレス信号に従って、出力信号が、記憶素子Ｃの信号状態に従ってＨ状態となる。

【００４９】時刻 t ₆では、記憶素子Ｄを選択するアドレス信号に従って、出力信号が、記憶素子Ｄの信号状態に従ってＬ状態となる。

【００５０】図４は、前記第１実施例の内部のノードの信号状態のモニタ中のＣＲＴ画面図例である。

【００５１】この図４においては、前記図３の時刻
t ₁ 、 t ₂付近の、ノードＣ１、Ｃ２、Ｆ１、Ｆ２のタイムチャートが表示されている。

【００５２】この図４のような表示を得るために、前記ラッチ信号及び前記アドレス信号はより短い時間間隔で発生させられ、より多くの出力信号を収集する。 即ち、
前記図３の時刻 t ₁ 、 t ₃ 〜 t ₆のそれぞれの間の時間間隔は短くなっているが、図３では図示の理解を容易にするため、この時間間隔が広げられて図示されている。

【００５３】このような第１実施例によれば、ＦＰＧＡ
内部のプログラムされた論理回路中のノードをより自由に選択して、その信号状態をＣＲＴ画面でモニタすることができ、プログラムされた論理回路のデバッグ能率を向上させることができる。

【００５４】図５は、本発明の第２実施例の論理回路図である。

【００５５】この図５において、ユーザの論理回路がプログラムされるＦＰＧＡ回路動作領域５０以外に、ＦＰ
ＧＡ１a は、記憶素子群３０と、コントロールロジック部４０と、行アドレスバッファ４２と、行デコーダ４４
と、列アドレスバッファ４６と、列デコーダ４８と、センスアンプ５４と、トライステートバッファ５２a 、５
２b とを備えている。 なお、ＦＰＧＡ回路動作領域５０
は、前記図１の同符号のものに対応している。

【００５６】前記記憶素子群３０は、ＲＡＭ（random a
ccess memory）に類似した構成となっており、ＦＰＧＡ
回路動作領域５０内部の多数のノードに対応して配置されている多数の記憶素子を備えている。

【００５７】前記コントロールロジック部４０は、リードライトコントロール入力Ｒ／（Ｗバー）、チップイネーブル入力（ＣＥバー）、アウトプットイネーブル入力（ＯＥバー）とを入力している。 又、該コントロールロジック部４０は、ラッチ信号入力も入力している。

【００５８】本第２実施例のＦＰＧＡ１a は、ラッチ信号の立上りで、記憶素子群３０の全ての記憶素子に、Ｆ
ＰＧＡ回路動作領域５０内のそれぞれの記憶素子に該当するノードの信号状態が書き込まれる。

【００５９】又、前記リードライトコントロール入力Ｒ
／（Ｗバー）がＨ状態で、前記チップイネーブル入力（ＣＥバー）がＬ状態となると、アドレス入力Ａ１及びＡ２により選択される記憶素子群３０の所定の記憶素子の信号状態がセンスアンプ５４に出力される。 この後、
アウトプットイネーブル入力（ＯＥバー）がＬ状態となると、このセンスアンプ５４に読み出されている該当記憶素子の信号状態が、トライステートバッファ５２b を介してＦＰＧＡ１a の外部へ出力される。

【００６０】一方、リードライトコントロール入力Ｒ／
（Ｗバー）がＬ状態でチップイネーブル入力（ＣＥバー）がＬ状態となると、アドレス入力Ａ１及びＡ２により選択されるＦＰＧＡ回路動作領域５０内部の所定のノードの信号状態が、該ノードに対応する記憶素子群３０
の記憶素子に格納される。

【００６１】なお、行アドレスであるアドレス入力Ａ１
と列アドレスであるアドレス入力Ａ２とに従って、記憶素子群３０の記憶素子を選択する際や、ＦＰＧＡ回路動作領域５０内の信号状態を格納するノードを選択する際には、行デコーダ４４は、行アドレスバッファ４２を介して入力されるアドレス入力Ａ１をデコードする。 又、
このとき、列デコーダ４８は、列アドレスバッファ４６
を介して入力するアドレス入力Ａ２をデコードする。

【００６２】なお、以上述べた前記ラッチ信号、前記リードライトコントロール入力Ｒ／（Ｗバー）、前記チップイネーブル入力（ＣＥバー）、前記アウトプットイネーブル入力（ＯＥバー）に関する本実施例の具体的な動作は、本発明の一例であって、本発明はこれに限定されるものではない。

【００６３】以上説明した通り、前記第２実施例によれば、ＦＰＧＡ回路動作領域５０内部のノードをより自由に選択して、その信号状態を効率良く外部に読み出し、
これによりプログラムされた論理回路のデバッグ能率を向上させることが可能である。

【００６４】又、本第２実施例によれば、リードライトコントロール入力Ｒ／（Ｗバー）を備えたことにより、
ＦＰＧＡ回路動作領域５０内部の選択されたノードの信号状態の記憶素子群３０の該当する記憶素子への格納タイミングを、当該ＦＰＧＡ１a の外部でより自由に設定することができる。 又、記憶素子群３０のそれぞれの記憶素子に格納されているそれぞれに対応するノードの信号状態の該ＦＰＧＡ１a の外部への読み出しタイミングも、該ＦＰＧＡ１aの外部からより自由に設定することができる。

【００６５】又、チップイネーブル入力（ＣＥバー）を備えることにより、当該ＦＰＧＡ１a を複数用いたターゲットシステムでも、論理回路のデバッグ能率の向上を図ることができる。 なお、この点については、第３実施例でより詳しく後述する。

【００６６】又、本第２実施例によれば、アウトプットイネーブル入力（ＯＥバー）を備えることにより、記憶素子群３０の記憶素子に格納された該記憶素子に対応するノードの信号状態を読み出す際、アドレス入力Ａ１及びＡ２によるアドレス指定を行って該信号状態を予めセンスアンプ５４に読み出しておけば、該アウトプットイネーブル入力（ＯＥバー）をＬ状態とすると、より短い遅延時間で、該信号状態を出力することができる。

【００６７】図６は、本発明の第３実施例の構成図である。

【００６８】この図６において、ターゲットボード７には、前記第２実施例のＦＰＧＡと同一のＦＰＧＡ１b と１c とが搭載されている。 これらＦＰＧＡ１b 及び１c
には、互いに異なる論理回路がプログラムされており、
ターゲットボード７に搭載されている他の周辺回路と共に、所定の動作が行われる。

【００６９】この図６において、ＣＡＤシステム１００
には、ＦＰＧＡ１b に接続されるケーブルＫ１とＦＰＧ
Ａ１c に接続されるＫ２とに分岐するケーブルＫが接続されている。

【００７０】該ケーブルＫでは、前記第２実施例と同様のラッチ信号、アドレス信号Ａ１、Ａ２、リードライトコントロール信号Ｒ／（Ｗバー）、チップイネーブル信号（ＣＥバー）、アウトプットイネーブル信号（ＯＥバー）とを含む、ＣＡＤシステム１００からＦＰＧＡ１b
及び１c への信号Ｓ１が伝送される。 又、このケーブルＫでは、前記信号Ｓ１によって読み出された所望のノード位置の信号状態を含む信号Ｓ２が、ＦＰＧＡ１b あるいは１c からＣＡＤシステム１００へと伝送される。

【００７１】又、ＣＡＤシステム１００は、キーボード１００a から入力されるＦＰＧＡ１b あるいは１c 内部のプログラムされた論理回路中のノード位置に従って、
自動的に前記信号Ｓ１をＦＰＧＡ１b 及び１c へ出力し、これによって信号Ｓ２により読み出された指定ノード位置の信号状態をＣＲＴ１００b に表示するアプリケーションプログラムを備えている。

【００７２】図７は、前記第３実施例でのデバッグ中の第１ＦＰＧＡの一例のタイミングチャートである。

【００７３】この図７においては、前記図６のＦＰＧＡ
１b である第１ＦＰＧＡの、前記図５に示されるＦＰＧ
Ａ回路動作領域５０のあるノードＡ及びＢと、これらノードＡ及びノードＢに対応する記憶素子群３０の記憶素子Ａ及びＢのタイミングチャートが示されている。

【００７４】この図７において、時刻 t ₁では、ＦＰＧ
Ａ１b の外部から入力されるラッチ信号の立上りにより、Ｌ状態であるノードＡの信号状態が記憶素子Ａに格納され、Ｈ状態であるノードＢの信号状態が記憶素子Ｂ
に格納される。

【００７５】この後、時刻 t ₂において、ＦＰＧＡ１b
の外部から入力されるリードライトコントロール信号Ｒ
／（Ｗバー）がＨ状態となり、アウトプットイネーブル信号（ＯＥバー）がＬ状態となり、チップイネーブル信号（ＣＥバー）がＬ状態となり、記憶素子Ａを選択するアドレスＡのアドレス信号の入力も開始される。

【００７６】時刻 t ₃では、前記時刻 t ₂で入力された信号及びアドレスＡのアドレス信号に従って、記憶素子Ａに格納されているノードＡのＬ状態である信号状態が出力信号として出力される。

【００７７】この後、時刻 t ₅では、時刻t ₄で入力が開始された、記憶素子Ｂを選択するアドレスＢのアドレス信号に従って、記憶素子Ｂに格納されているノードＢ
のＨ状態である信号状態が出力信号として出力される。

【００７８】図８は、前記第３実施例のデバッグ中の第２ＦＰＧＡの一例のタイミングチャートである。

【００７９】この図８においては、前記図６のＦＰＧＡ
１c である第２ＦＰＧＡの、前記図５のＦＰＧＡ回路動作領域５０内部のあるノードＣ及びＤと、記憶素子群３
０の前記ノードＣ及びＤにそれぞれ対応する記憶素子Ｃ
及びＤのタイミングチャートが示されている。

【００８０】又、この図８は、前記図７に対応して作成されており、この図８の時刻 t ₁は前記図７の時刻 t ₁
と同一時刻である。 又、この図８の時刻 t ₁₀ 〜 t ₁₂は、
前記図７の時刻 t ₄以降の時刻である。

【００８１】この図８において、時刻 t ₁では、ラッチ信号の立上りにより、Ｌ状態であるノードＣの信号状態が記憶素子Ｃに格納される。 又、この時刻 t ₁では、Ｈ
状態であるノードＤの信号状態が記憶素子Ｄに格納される。

【００８２】この後、時刻 t ₁₀において、リードライトコントロール信号Ｒ／（Ｗバー）がＨ状態となり、アウトプットイネーブル信号（ＯＥバー）がＬ状態となり、
チップイネーブル信号（ＣＥバー）がＬ状態となり、記憶素子Ｃを選択するアドレスＣのアドレス信号の入力が開始される。 これに従って、時刻 t ₁₁では、Ｌ状態である記憶素子Ｃの信号状態が出力信号として出力される。

【００８３】この後、時刻 t ₁₂において、記憶素子Ｄを選択するアドレスＤのアドレス信号が入力される。 これに従って、時刻 t ₁₃では、Ｈ状態である記憶素子Ｄの信号状態が出力信号として出力される。

【００８４】図９は、前記第３実施例の合計２個のＦＰ
ＧＡの内部のノードの信号状態をモニタ中のＣＲＴ画面図例である。

【００８５】この図９に示されるように、本第３実施例によれば、ターゲットボード７上に搭載されたＦＰＧＡ
１b の内部のノードＡ及びＢと、ＦＰＧＡ１c の内部のノードＣ及びＤとのタイミングチャートを表示することができる。 即ち、本第３実施例によれば、ＦＰＧＡ１b
及び１c にチップイネーブル入力（ＣＥバー）を備えることにより、異なるＦＰＧＡ１b 、１c のノード間のタイミングチャートをも表示することができ、複数のＦＰ
ＧＡを用いたターゲットシステムでの論理回路のデバッグ能率の向上を図ることができる。

【００８６】

【発明の効果】以上説明した通り、本発明によれば、プログラムされた論理回路中のノードをより自由に選択して、その信号状態を効率良く外部に読み出し、これにより、プログラムされた論理回路のデバッグ能率を向上させることができるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の要旨を示すブロック図である。

【図２】図２は、本発明の第１実施例のブロック図である。

【図３】図３は、前記第１実施例のＦＰＧＡのデバッグ中の一例のタイミングチャートである。

【図４】図４は、前記第１実施例のＦＰＧＡの内部のノードの信号状態のモニタ中のＣＲＴ画面図である。

【図５】図５は、本発明の第２実施例のブロック図である。

【図６】図６は、本発明の第３実施例の構成図である。

【図７】図７は、前記第３実施例のデバッグ中の第１Ｆ
ＰＧＡの一例のタイミングチャートである。

【図８】図８は、前記第３実施例のデバッグ中の第２Ｆ
ＰＧＡの一例のタイミングチャートである。

【図９】図９は、前記第３実施例のＦＰＧＡの内部のノードの信号状態のモニタ中のＣＲＴ画面図である。

【符号の説明】

１、１a 〜１c …フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、 ５…論理回路ブロック、 ５a …組合せ論理部、 ７…ターゲットボード、 １０…ノード指定手段、 ２０…信号状態読み出し手段、 ３０…記憶素子群、 ３０a 〜３０d …記憶素子、 ４０…コントロールロジック部、 ４２…行アドレスバッファ、 ４４…行デコーダ、 ４６…列アドレスバッファ、 ４８…列デコーダ、 ５０…論理回路動作領域、 ５２a 、５２b …トライステートバッファ、 ５４…センスアンプ、 １００…ＣＡＤシステム、 １００a …キーボード、 １００b …ＣＲＴ、 Ｒ／（Ｗバー）…リードライトコントロール入力あるいは信号、 （ＯＥバー）…アウトプットイネーブル入力あるい信号、 （ＣＥバー）…チップイネーブル入力あるいは信号、 ＦＦa 、ＦＦb …フリップフロップ、 Ｃ１、Ｃ２、Ｆ１、Ｆ２、Ａ〜Ｄ…信号状態の検出対象となるＦＰＧＡ内部のノード、 t ₁ 〜 t ₆ 、 t ₁₀ 〜 t ₁₃ …時刻。