【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、利用現場においてブロック割付する際に、最適なフィールドプログラマブルゲートアレイ（ＦＰＧＡ＝FIELD PROGRAMMABLE GATE ARRA
Y)と呼ばれる集積回路装置（ＬＳＩ）を自動選択するプログラム装置に関する。

【０００２】

【従来の技術】最近、ＬＳＩの種類のなかでユーザが利用現場（フィールド）で自由に回路を定義（プログラム）でき、回路の定義の変更もフィールドで可能であるＬＳＩが注目されている。 そのようなＬＳＩの一種として「フィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ）」がある。

【０００３】ＦＰＧＡは、複数個の比較的大きな回路ブロックと配線ブロックをチップ上に規則的に並べて構成されている。 回路ブロックおよび配線ブロックの内部には回路の電気的な接続または非接続を「プログラムできるデバイス」が多数配置されており、ユーザはこれらデバイスをプログラム（定義）することでブロック内部とブロック間接続をフィールド（利用現場）で回路設計することができる。 電気的な接続または非接続をプログラムできるデバイスとしては「フューズ」、「アンチフューズ」、「トランジスタスイッチ」等を用いたものが実用化されている。

【０００４】

【発明が解決しようとする課題】ここで、上記ＦＰＧＡ
に特有の問題点をＦＰＧＡ以外のＬＳＩ製品を製造する場合と対比して説明する。

【０００５】周知の通り工業製品には、一般に、その製造プロセスの成熟度に依存した製品品質のばらつきがある。 この品質ばらつきをチェックし、不良品の排除、製品のランク付けを行うために製造後の製品テストが行われる。

【０００６】ＬＳＩ製品テストには、基本機能テスト、
耐環境性保証テスト、経年変化保証テストなど種々のものがあるが、ここでは基本機能テストのみに注目する。
この基本機能テストは設計した回路パターンが正確に実チップ上に実現されているかを電気信号で間接的にチェックするものである。

【０００７】電気信号は設計した機能をチェックするための入出力端子と入出力信号パターンの組み合わせであり、「テスト入出力パターン」と呼ばれている。 このテストにて、入力信号に対し設計上期待される出力を出さないチップは不良品として排除される。 さらに、良品でもプロセスの成功度が異なるために、その成功度が「出力信号遅延時間」として上記のテスト結果に反映される。 それによって製品のランク付けが行われる。

【０００８】具体的には、あるチップの遅延時間データの最大保証値に応じて「使用保証クロック周波数」が決められる。 例えば２ＭＨｚチップ、５ＭＨｚチップ、１
０ＭＨｚチップ等のランク付けとなる。

【０００９】ところで、新製品開発競争が激しく単独製品の製品寿命が短い種類のＬＳＩでは特に製造プロセスの成熟度が低い。 そのため、特にそういったＬＳＩ製品ではきわめて大きな品質のばらつきが発生する。 ＦＰＧ
ＡもそのようなＬＳＩ製品の一つである。

【００１０】従来は一つのＦＰＧＡ内部のブロック品質（性能）は同一で、かつ無欠陥、すなわち動作不良ブロック無しを仮定して割付していた。 そのため、ユーザが部分的に「１０ＭＨｚクロック周波数」の動作レベルの回路を必要とし、その他は「２ＭＨｚクロック周波数」
「５ＭＨｚクロック周波数」動作レベルの回路である場合にも、内部ブロックすべてが最高レベルの「１０ＭＨ
ｚクロック周波数」の動作のＦＰＧＡが必要とされていた。

【００１１】本発明は、複数のＦＰＧＡの中から最適なＦＰＧＡを選定する作業（操作）を自動化し、フィールドでのＦＰＧＡプログラムに要する時間を短縮する最適なフィールドプログラマブルゲートアレイを自動選択するプログラム装置を提供する。

【００１２】

【課題を解決するための手段】本発明において、記憶された内容が自らの内部ブロックの品質に関するデータである記憶ブロックを内蔵した複数のフィールドプログラマブルゲートアレイの中から最適なフィールドプログラマブルゲートアレイを自動選択する装置であって、複数組のフィールドプログラマブルゲートアレイの端子が電気的に接続されるコネクタを有し、複数のフィールドプログラマブルゲートアレイを搭載する搭載台と、前記搭載台に搭載されてコネクタに電気的に接続された複数のフィールドプログラマブルゲートアレイに内蔵される記憶ブロックの内容を読み込む読込手段と、前記読込手段にて複数の記憶ブロックから読み込まれた複数のフィールドプログラマブルゲートアレイの自らの前記内部ブロックの品質に関するデータと、最適設計しようとする回路データとを比較して、複数のフィールドプログラマブルゲートアレイの中から回路設計可能なフィールドプログラマブルゲートアレイを選択する第１の選択手段と、
最適設計可能なフィールドプログラマブルゲートアレイの前記内部ブロックの品質に関するデータによって制約される制約条件を用いてブロック割り付けするブロック割付手段と、前記ブロック割付手段にてブロック割付が行われた際の割付データと、複数のフィールドプログラマブルゲートアレイの前記内部ブロックの品質に関するデータとを比較して、複数の回路設計可能なフィールドプログラマブルゲートアレイの中から最適なフィールドプログラマブルゲートアレイを選択する第２の選択手段とを有することを特徴とするフィールドプログラマブルゲートアレイのプログラム装置を提供する。

【００１３】本発明の好適な態様において、前記第１の選択手段が、ｉ）最適回路設計する回路データより、高速動作を必要とする優先回路に必要な論理回路ブロック数を予想する予想機能と、ii) 高速動作用の論理ブロック数を有するフィールドプログラマブルゲートアレイを抽出する抽出機能と、iii)高速動作用の論理ブロック数の分散程度が最小であるフィールドプログラマブルゲートアレイを抽出する抽出機能とを有するこのが好ましい。

【００１４】本発明の好適な態様において、前記第２の選択手段が、ｉ）前記割付データを設定可能なフィールドプログラマブルゲートアレイを抽出する抽出機能と、
ii) 製品ランクが最も低いフィールドプログラマブルゲートアレイを抽出する抽出機能とを有するのが好ましい。

【００１５】

【作用】本発明は、ユーザにＦＰＧＡの製品品質に関する情報をＲＯＭに記憶させて、ユーザが随時その情報を取り出すことにより、ＦＰＧＡの所望の製品品質の箇所をユーザが適切に利用することが可能となり、従来の基準ではランクの低い製品を高いランクの製品と同等に使用可能ならしめるとともに、複数のＦＰＧＡの搭載手段と、複数の読込手段とを有することにより、複数のＦＰ
ＧＡのそれぞれの内部ブロックの品質に関するデータを読み込んで、先ず第１の選択手段にて、複数の異なる品質のＦＰＧＡの中から設計者が設定したブロック割付に対して、回路設計が可能なＦＰＧＡを選択し、ついでブロック割付手段にて実際にブロック割り付け、さらに第２の選択手段にて回路設計が可能なＦＰＧＡの中から実際のブロック割付に対して最適なものを選択する。

【００１６】ＦＰＧＡに内蔵される記憶ブロックに書き込まれている内容、すなわち「内部ブロックの品質に関するデータ」とは、各ブロック個別の「使用保証クロック周波数」「最小最大遅延時間」「欠陥（動作不良）内部要素名」等である。

【００１７】

【実施例】本発明に係る最適なフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を自動選択するプログラム装置の実施例を図面を参照しつつ具体的に説明する。

【００１８】図１は複数のＦＰＧＡ１１がＦＰＧＡマウンター２１に搭載されている。 ＦＰＧＡ１１は、冒頭で説明したように、電気的な論理機能を達成する（論理）
回路ブロックと、プログラマブルに接続可能な配線ブロックと、記憶ブロックとしてのＲＯＭブロックとから構成されている。

【００１９】ＦＰＧＡの論理回路ブロックは、ＡＮＤ回路、ＯＲ回路、ＦＦ（フリップフロップ）回路およびブロック内配線接続メモリーなどの要素で構成され、ＦＰ
ＧＡの配線ブロックは、ブロック「間」接続配線とその接続配線メモリーなどの要素で構成されている。

【００２０】論理回路ブロックや配線ブロックよりなる内部ブロックには、製造時の失敗等を原因として、内部ブロックの一部が「欠陥（または使用保証外）回路ブロック」を有する場合には、ＲＯＭブロックに「欠陥（または使用保証外）回路ブロックデータ」が書き込まれる。 さらに細かく「欠陥ブロック内部の欠陥部分」までＲＯＭブロックに上記の構成要素単位で書き込まれている場合もある。

【００２１】「欠陥（または使用保証外）回路ブロック」とは、ブロック内部の回路の製造プロセスが失敗し回路不良部となっていて、これを用いて回路をプログラムした場合、十分な回路が構成できないブロックを指す。 回路不良部とは、トランジスタ機能不全（即ち、しきい値電位はずれ）、メモリーセル機能不全、配線断線、配線短絡などである。 従来は回路不良部を有するＦ
ＰＧＡはすべて不良品として廃棄処分となっていた。

【００２２】ＦＰＧＡマウンター２１は、複数（例えばｎ個）のＦＰＧＡ１１に対応して、それぞれ電気的に接続可能な搭載台１５と、搭載台１５に電気的に接続されるＦＰＧＡプログラム読込／書込み装置１３と、ＦＰＧ
Ａ内に設けられたＲＯＭブロックの内容を読み取るための内蔵ＲＯＭデータ読込装置（ＲＯＭライター等）１７
とを備えている。 ＦＰＧＡプログラム読込／書込み装置１３と内蔵ＲＯＭデータ読込装置１７とは、ＦＰＧＡプログラム支援装置１９にそれぞれ接続されている。 ＦＰ
ＧＡプログラム支援装置１９は、この電気的接続を通じて、ｎ個のＦＰＧＡのＲＯＭブロックに書き込まれた内容をそれぞれ読み込むことが可能である。

【００２３】一方、ＦＰＧＡプログラム支援装置１９には種々の回路自動設計ソフトウェアが搭載されており、
設計者（ユーザ）はこのソフトウェアを用いてＦＰＧＡ
の「プログラム回路データ」を作成する。 作成されたプログラム回路データは一般的な回路接続データであり、
ＦＰＧＡ専用の回路プログラムデータに変換する必要がある。 ちなみに、この変換工程の一部が論理回路ブロックの割付であったり、配線工程であったりする。

【００２４】ユーザは設計回路をＦＰＧＡ回路にブロック割付、配線する際に、内蔵ＲＯＭデータ読込装置１７
を用いてＦＰＧＡ１１内部のＲＯＭブロックの内容を読み出し、所望の回路設計に適合するようにブロック割付をしたり、また例えば「欠陥（または使用保証外）回路ブロック」を避けて割り付け、配線することができる。
また、複数のＦＰＧＡの中から所望の回路設計に適合するものを選択し、それにブロック割付を行い、さらにブロック割付が成功したものの中から選択することもできる。

【００２５】さらに図２を用いて説明する。 本発明のＦ
ＰＧＡのプログラム装置に下記の（ａ）〜（ｆ）の６つのＦＰＧＡが搭載されている場合を例としてＦＰＧＡ自動選択の手法を説明する。

【００２６】図示のそれぞれのＦＰＧＡの内部ブロックの状況は以下のようであり、これらはそれぞれの内蔵Ｒ
ＯＭデータに書き込まれている。

【００２７】この表から分かるように、（ａ）は全てが１０ＭＨｚ製品であり、（ｂ）は１０ＭＨｚと５ＭＨ
ｚとの数が６０／４０であり、（ｃ）は１０ＭＨｚと５
ＭＨｚとの比が５０／５０であり、（ｄ）は１０ＭＨｚ
と５ＭＨｚとの数が５０／５０であるが欠陥があるものであり、（ｅ）は１０ＭＨｚと５ＭＨｚとの数が５０／
５０であるが、１０ＭＨｚのブロックが分散しているものであり、（ｆ）は１０ＭＨｚと５ＭＨｚとの数が４０
／６０である。

【００２８】これら６個のＦＰＧＡをＦＰＧＡマウンター２１に搭載するとする。

【００２９】図５に示すフローチャートの手順に従って説明する。 まず、読み込み工程において、プログラム支援装置１９にプログラム回路データを入力し、さらに同装置にプログラム回路内の高速動作回路部分および高速動作部分の動作周波数を指定する。

【００３０】この場合に、例えばユーザが部分的に１０
ＭＨｚの回路動作が必要な回路設計を行い、これをＦＰ
ＧＡにプログラムする場合を考える。 すなわち、高速動作を必要とする優先回路が１０ＭＨｚの回路動作部分である。

【００３１】第１の選択工程において、まずプログラムする回路データより、高速動作を必要とする優先回路に必要な論理回路ブロック数を予想する。 例えば、高速動作を必要とする優先回路が１０ＭＨｚの回路動作部分である場合に、この回路動作部分に対して「最低いくつの論理回路ブロックが必要であるか」を予想する。 この予想は、公知のアルゴリズムでよい。 このアルゴリズムは従来から種々の方法が提案されている。

【００３２】予想アルゴリズムは基本的には、ユーザが作成したプログラムしようとする回路データの中の「Ａ
ＮＤ論理要素」「ＯＲ論理要素」「状態記憶要素（例えばＦＦ：フリップフロップ）」等の要素数とＦＰＧＡ論理ブロックが内蔵するそれらの要素数と比、ないしは設計実績に基づくこれらの回帰関数式である。 このブロック数予想にて、５０個の１０ＭＨｚブロックが必要であると予想されたとする。

【００３３】ここで、ii) 高速動作用論理ブロック数を有するＦＰＧＡの抽出工程で例えば図２の（ａ）〜
（ｆ）までのＦＰＧＡの中から（ｆ）のＦＰＧＡを除いて他の５つのＦＰＧＡを選択する。

【００３４】次に、iii)高速動作用論理ブロック数の分散程度が最小であるＦＰＧＡの抽出工程で、ii) の工程で抽出されたＦＰＧＡの高速動作論理ブロックの分散程度を評価する。 分散程度の評価を行うのは、分散された論理回路ブロックではそれらブロック間の信号伝送で遅延時間が大きくなり、高速動作を実現することが困難になり易いからである。 分散程度の評価は、高速動作論理ブロックの位置がブロックの名称等で与えられているので、容易である。

【００３５】例えば、連番である論理ブロックの上下左右の不一致をチェックすれば、不連続が検知できる。 この例では、図２の（ｅ）のＦＰＧＡに不連続があるとして分散程度が大きいと評価される。 以上の選択の結果、
図２のＦＰＧＡの中から（ａ）〜（ｄ）の４つのＦＰＧ
Ａが同等の候補として自動的に選択される。 ユーザはこれらのいずれかを選択して、その他のＦＰＧＡ割付を省略してもよいし、４つ全ての制約条件下で割付を実施して、あとの第２の選択工程で使用するＦＰＧＡを選定してもよい。

【００３６】次いで、従来から行われている割付工程を行ってブロック割付を行う。 この割付は、ＦＰＧＡ個別の制約条件下で「割付」を行うわけであるが、この「割付工程」は必ず成功するとは限らない。 理想的には必ず成功するか、成功または不成功を事前に予測できればよいのだが、現在の技術ではそれは研究段階であり、これらの問題は「ヒューリスティック手法」に頼らざるを得ない、というのが現状である。 ここで、割付失敗とは、
ＦＰＧＡの回路ブロックより多くのブロック数に割り付けてしまった場合や、ブロック配置が上下左右のいすれかはみ出して割り付けられてしまった場合を含む。

【００３７】「ヒューリスティック手法」とは発見的手法のことであり、試行錯誤的に解を発見するアルゴリズムを用いた手法である。 種々の自動割付、自動アルゴリズムが提案されているが、設計者が「手作業」で「割付」を行うことも多い。

【００３８】上記のような自動割付工程が終わった時点で、第２の選択工程が行われる。 この工程は、自動割付工程の結果であるＦＰＧＡ割付データを実際のＦＰＧ
Ａにプログラム可能かどうかを自動的にチェックする。
すなわち、「割付データをプログラム可能なＦＰＧＡ
を抽出する工程」は割付データとして搭載されたＦＰＧ
Ａの内蔵ＲＯＭに書き込まれた「内部ブロックデータ」
とを比較して、設計条件を満たすかチェックする。 このようにチェックする理由は、第１選択工程のｉ）論理回路ブロック数予想の予想はずれ、ないしは「自動割付」
で必ずしも指定した論理ブロック位置に割り付けられないことがあるからである。

【００３９】例えば自動割付について説明すると、「ヒューリスティック手法」による「自動割付」の成功確率を上げるため、自動割付が困難になってくると制約条件を徐々に少なくして試行錯誤を繰り返し、何とか割付成功させることが実行される。 その場合には、指定した論理ブロック位置ではない位置に割り付けられることもある。

【００４０】特に、内部論理回路ブロック機能によっては、割付論理ブロック位置指定が極めて困難で、制約条件からはずされることがある。 これを図３を参照して説明する。 図３は自動割付完了後の１０ＭＨｚ論理回路ブロック位置の例を示している。 図中の（ａ）は割付論理ブロック位置指定の制約を遵守することが不可能であった場合の割付例である。 この場合には図２の（ａ）に示した最高ランクのＦＰＧＡが自動選定される。

【００４１】図３の（ｂ）は割付論理ブロック位置指定の制約は守られたが、使用ブロック数が予想以上（６０
ブロック）であった場合の割付である。 この場合には図２の（ａ）に示した最高ランクのＦＰＧＡでもよいが、
（ｂ）に示した５ＭＨｚランクのＦＰＧＡが選定される。

【００４２】図３の（ｃ）は割付論理ブロック位置指定の制約通りに割付が成功した例である。 この場合には図２の（ａ）〜（ｄ）に示すＦＰＧＡのいずれでもプログラム可能である。 そこで、第２選択工程のii) 製品ランクがもっとも低いＦＰＧＡを抽出する工程で、図２の（ｄ）に示す欠陥ありのＦＰＧＡを選定する。

【００４３】特にこの場合、もしも図４の（ｄ）に示す点線位置や欠陥位置に高速動作以外の回路が割り付けられていれば、その位置に欠陥がある図２の（ｄ）のＦＰ
ＧＡはプログラム不可能として除外され、図２の（ｃ）
に示すＦＰＧＡを選定する。

【００４４】また、逆に、論理ブロック割付が予想ブロック数以内である４０ブロックで、かつ効率よく成功した例を図４の（ｅ）に示す。 この場合には図２の（ｆ）
に示す最低ランクの製品を選定する。

【００４５】このように、必要最低限の内部製品品質をもったＦＰＧＡまでも利用できるチャンスが生まれ、従来の低ランク製品の利用範囲が拡大される。 言い換えれば、ＦＰＧＡの最適選択が可能となる。

【００４６】ところで、本発明において、「ＲＯＭブロック自身に欠陥がある」と、本発明を有効に実施できない。 そこで、そのようなことを回避するため、ＲＯＭブロックだけはその他のブロックよりも製造プロセスが比較的簡易で確立したプロセス技術で製造すればより好適である。

【００４７】具体的には、ＲＯＭブロックの回路デザインルールがその他の回路ブロックよりも「大きいデザインルール」で設計する。 たとえば、ＲＯＭブロックの回路デザインルールが２μデザインルール、その他の回路ブロックが１μデザインルールとするか、またはＲＯＭ
ブロックの回路デザインが２層配線、その他の回路ブロックが３層以上、というようにＲＯＭブロックが「すくない層の配線」で設計するのがよい。 また上記両方の設計を組み合わせてもよい。

【００４８】本発明のＦＰＧＡの製造については、設計段階でＲＯＭブロックを組み込み、製造段階でそのＲＯ
Ｍブロックを同一チップの中につくり込むことは公知のＲＯＭ内蔵型ＬＳＩ設計製造技術で可能である。

【００４９】

【発明の効果】以上のように本発明の装置では、最適Ｆ
ＰＧＡの選択作業を自動化し、利用現場（フィールド）
でのＦＰＧＡのブロック割付に要する時間が短縮されるという効果が得られる。 製品品質に見合った最適な使用を可能ならしめるという「最適設計実現」の効果を有する。 本発明の装置によれば、ＦＰＧＡの歩留まり向上からＦＰＧＡ製造コストダウン効果を有する。

【図面の簡単な説明】

【図１】 本発明に係る最適フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のプログラム装置の基本的構造を示す説明図である。

【図２】 本発明によるＦＰＧＡ選択の方法を説明するための説明図である。

【図３】 自動割付け完了後の１０ＭＨｚ論理回路ブロック位置の例を示す説明図である。

【図４】 論理ブロック割付が「予想ブロック数以内」
である４０ブロックでかつ効率よく成功した例を示す説明図である。

【図５】 最適ＦＰＧＡを自動選択する工程を示すフローチャートである。

【符号の説明】

１１ ＦＰＧＡ １３ ＬＳＩ １５ プログラマブル論理回路ブロック １７ プログラマブル配設ブロック １９ ＲＯＭブロック ２１ ＦＰＧＡマウンター